各位高手帮忙看下高速走线有什么弊端

PCBPCBpcb · 发表于 2012-12-14 10:06

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图示所示黄色的的是DATA线，粉色的是address线。交叉的地方不好避免啊！请问影响会很大吗？
此图为DDR3的截图，使用的是通孔，大面积的铺铜是 GND铜箔。
请赐教

PCBPCBpcb · 发表于 2012-12-14 10:09

跟上帖

newyk8000 · 发表于 2012-12-14 10:11

走线跨分割，对阻抗影响较大！

香雪海 · 发表于 2012-12-14 10:15

跨分割严重，等长绕的也不好，有一对儿差分线走的也有问题（加粗了）

PCBPCBpcb · 发表于 2012-12-14 10:17

正背面各两个DDR3，叠着放的。因为空间有限。
这是全部的层面。
请各位指点，这样的层叠顺序有没有啥问题

PCBPCBpcb · 发表于 2012-12-14 10:19

跨PLAN是说的跨VCC吧，差分线没办法 datasheet要求的线宽

PCBPCBpcb · 发表于 2012-12-14 10:27

跨PLAN 应该说的是跨越不同的属性的参考平面吧

cxt668 · 发表于 2012-12-14 10:51

沙发

香雪海 · 发表于 2012-12-14 13:33

你有两个信号层是相邻的，注意不要平行走线就可以了

风刃 · 发表于 2012-12-14 14:03

DDR3,注意信号线间距，地址走菊花链。数据线上VIA之间间距过密。

风刃 · 发表于 2012-12-14 14:05

一些chip离DDR有点近；

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这是另外的两层