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今晚膜拜了一下各位大大们的作品，在一天之内完成板子的确很牛，我等晚辈佩服之极，不过大赛完了，尘埃落定之后，晚辈在研习各位大大的板子时发现了一些问题，大致列举如下，先声明，晚辈只是看到板子就联想到了自己平时常犯的一些错误，对各位大大膜拜的同时也把一些问题写了写来，跟大家交流一下，同时也确认一下自己的那些认识是不是全部都是正确的，晚辈绝对不敢对各位大大不敬，认识不到位的地方还请大家多多批评我，那样我才能更好的进步。。。
+ o4 G1 h5 s a% T* f一、罗老大的板子2 ^4 l# x/ t% t3 f, C; Z; G" H
1.16版本的allegro有模块复用功能，每个DDR颗粒都可以做的一模一样，在DDR颗粒间串联的地址线我们让它尽量保持一致，控到1mil内，我们只在BGA和与BGA相连的第一个DDR颗粒之间绕线好一点呢？
8 S# Q7 d& K* i7 w0 t, ?8 C) `2.0402的电容不铺铜，用一根12mil的线接是不是会更好一点呢？/ z M' N) [: w* g
3.PCb板上有多个地平面时，是否在打孔换层处加地孔好一点呢？
1 B3 G2 `- R2 p U4.差分对内那样做两根差分线已经不耦合了吧？
( h! u& X$ y7 T! v2 _7 k% h8 ?5.在实际设计过程中，PCB板上的八角电容，除了放到BGA里面的，为了保证焊接质量，剩下的还改成正常形式的封装是否会更好些呢？
6 N3 J k' v) e. ^$ Q6.PCB板上的同名网络开关没打开，个人觉得那个还是有必要的吧？孔打到同网络的pin上去了都不报错
$ c. b3 T1 h5 t7.还有pindelay开关，抛开这个板子，我们通常再设计时，为了保险起见，不管有没有pindelay提前打开它比较好一点吧？万一有pindelay将来等长岂不是白做？+ c1 g2 t& q/ m, K2 ?, A
8.罗老大大约在-510.000 3255.000处也就是DM2_DDR0_A13的那根线的拐角只有3.415mil，个人觉得拐角的长度是不是有点小啊？快成直角了
2 D* K, a3 T: r, v/ Q1 x, O9.c82、c84、c85也就是DDR附近的那几个大电容的地和PCB表层铺的地铜直接相连了，我觉得那样会不会把板外的干扰引出板内的地平面呢？8 p5 u3 _2 f# T% k. t
10.我觉得整板在板边做一圈不闭合的“法拉第电笼”是不是更好呢？8 P( r0 Y" V2 H: H
11.罗老大的速度好快啊，不光丝印已经调好了，连光绘设置都弄好了，不过有点小瑕疵就是U6、U7的一脚标示上到别的器件上去了0 F$ ]+ x+ Z' L, B# L3 ?* _
12.罗老大的坐标原点好像不在PCB板边的四个角落上，做标注时只能做绝对的了吧？相对的不太好做诶8 X8 G/ o( @$ s6 t$ L& ]3 o
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二、李工的板子6 i, C2 W: P- r) K z
1.DM2_DDR0_D7、DM2_DDR0_DQM0表层BGA处的线是一段一段的，是用推挤走线造成的吗？个人觉得修一下比较好吧？$ w2 ^# ~5 C$ C- g5 K
2.李工的走线、等长都做的很漂亮，可是个人觉得表层和内层的速率是不一样的，在表层绕线太多是不是不太好呢？, M8 {* W" T7 {0 E e& @
3.个人觉得李工的BGA那里的特殊区域做的有点大了吧？正常线宽是5.5，特殊区域里面是3.5，从BGA里出特殊区域时线宽会发生变化，为了保证阻抗连续，我们是不是也应该尽量保证线宽一致呢？
' Y% R$ m# Z7 F- P8 b7 n8 V4.李工的板子上470.00 1180.00处的那个GND via，铜皮只包住了一半# k9 c: M" I! g* E# c
5.李工的板子没做package keepin ,而且李工的route keepin的airgap是20mil，冠军的罗老大的airgap是30mil，同一个公司咋会有两种规范呢？
; i; d) @+ w2 l* M) ~6.李工的BGA中电源地有好多共孔的，就目前的BGA看我觉得没有必要共孔了吧？
: M6 a+ u) Y, K' L* F0 B1 r0 l. Y5 ?7.U2中的R1、R2连接的是clk差分对，底层我觉得尽量走成差分形式比较好吧？
. k S0 T% F' l, t/ [8.C155、C156两端的热容量不一致，不知道加工时会不会产生立碑效应# k; {" q9 I) ~7 t
9.大约在840.00 470.00处两个铜皮是不是离得太近了啊？空气间距只有5mil，而且一个是12V，一个是地应该更不好吧？% e& ]7 j! _& x* k1 V' k
10.李工的几个DDR颗粒布局布线好像做的不太一样诶，用模块复用可以做的一样的
, A Q' P* _! R( c e11.李工好多0402的电容都是丝印压丝印的，好像不太好吧？
$ u3 ?# Q2 E6 w' v* y$ A8 Q- Z) \12李工好多0402的电容都是直接铺铜皮的，若是铺铜的话，在pin左右两侧各挖两个小窗比较好吧？
+ L3 R3 w' [5 v13李工c120、C129的电容1.5V和GND分别只打了一个via，好像太少了吧？
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三、李鹍GG的板子% u* b8 m9 L5 ^/ O0 M5 j
1.C133、C134、C140、C141，热容量不一致，生产时会产生立碑的吧？2 J+ z" H" @+ l6 M" Z' J9 f" Y
2.BGA周围至少3mm是禁布同层器件的吧？好多离BGA太近了8 |! P- \) S, [) \ o
3DDR的数据线要同组同层的吧？李鹍GG的DM2_DDR0_D17、DM2_DDR0_D19走在了表层，其它的走在内层，而且DQS走在表层，其它在内层，内外层速率都不一样，这样做应该不太好吧？
! Q; L$ n+ ^& R' e7 M- {% s, Q& q4.李鹍GG的器件禁布没做哦
( B" T/ m/ c5 W: |0 @* \5.J1是通孔器件，最好十字花连吧？
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就目前的走线情况来看，李鹍GG要是做等长的话，压力会很大啊
3 Y& w/ B0 n! C0 t. p. }7.不知道别的地方什么要求，反正我们老大要求我们clk等关键信号全走内层，要同组同层，李鹍GG的clk全走在表层，好多线走在内层，这个好像时序上不太好；8 K N6 S( @ B
8.还有我发现三位老大的板子上都没有光学定位点，PCB板上应该有成“L”形的ID board的吧？ |
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发表于 2012-12-21 16:34
