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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › 提取的拓扑为什么是这样的，求解，有图？谢谢，
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[Cadence Sigrity] 提取的拓扑为什么是这样的，求解，有图？谢谢，

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南林维京

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1#
发表于 2012-11-27 10:24 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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  提取的ADDR与DATA的拓扑，都是这种，
% S! A; j' V: p: v  E7 w+ i+ s
) l5 |0 Z) I* }# S5 C9 h# C; M/ ?电阻两边都是分离开来的，为什么会这样，电路连接应该没有错的，
" j! E3 s8 C( W, O' i" D电阻用的是分离电阻，不是排阻 ；
+ t' B8 r3 ]% A7 L1 n6 ^* @) f. ]8 Z2 ]: K3 _. l
谢谢

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南林维京

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2#
 楼主| 发表于 2012-11-27 11:51 | 只看该作者
好像查出原因了，, V, Z  ]1 G- V. i
好像是

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南林维京

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3#
 楼主| 发表于 2012-11-27 11:53 | 只看该作者
我的XNET没有设置好，谢谢

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qqtolm

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4#
发表于 2012-12-4 08:38 | 只看该作者
了解

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