覆铜时安全距离设置问题 求助

黑驴蹄子

77991338 发表于 2012-11-8 09:16
3 Q9 x" M: `! m1 U7 }7 h" c& E你的这个报错并不是因为你的GND的铜皮和VCC的铜皮间距报错....你图片截图地方不对...你的图片的左下角部分 ...

貌似很神秘{:soso_e120:}

OTH24

77991338 发表于 2012-11-8 13:50
  D+ h  Q0 z& }从你这张图能够看出来你把你的线宽定死了..都是10mil..而AD里面polygon默认属性的线宽是8mil

有可能 ...

我重新看了下错误报告，有一部分是因为短路，这是由组合焊盘引起的，因为这些焊盘没有电气连线作用，所以可以直接忽略。但另外的错误是VCC接线焊盘和VCC覆铜区域报错，设计规则检查之后看到是Rules-Eletrical-clearance这里边的限制，我设置的数据是0.254mm，但VCC覆铜网络就是让所有的VCC接线焊盘连在一起，整个覆铜区域必然会覆盖VCC接线焊盘，和这个Rules-Eletrical-clearance有关系吗？抓狂。。。

77991338

OTH24 发表于 2012-11-8 20:04
我重新看了下错误报告，有一部分是因为短路，这是由组合焊盘引起的，因为这些焊盘没有电气连线作用，所以 ...

你所说的这些我们也都能从你的DRC报告里面看出来...现在的问题就是有可能是你的规则部分那里设置不恰当..或者PCB上哪里处理不恰当才导致会大面积报错...你不截图或者发PCB文件上来让我们帮你看看你再怎么抓狂我们也无能为力...

黑驴蹄子

这种问题  慢慢摸索  就会解决的  LZ加油