ALLEGRO 问题累积

lcgoneone

Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了
. q8 G$ m. j& [. z( oA:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。

. y& x6 J! \9 ?7 a; Y/ M
! n2 ~% h- n( l' [+ n

Q:allegro 自动布线后,为直角.如何调整成45度角走线
A:  ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC
' i, v% u- w& ]* F6 Z  V6 ]
0 n6 \; H3 L  ~& \8 ?

一、群组布线;群组布线包括总线布线和一次布多外Trance.
1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中， 不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”

cadence CIS即 原理图中， 放大缩小缩小的快捷键 按住CTRL键+鼠标中间滚轮）
5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围  
Class: manufacture — Subclass: photoplot outline
3 R. g0 b& y" }" `# ^6.   光绘设置详解http://www.flyARM.com/bbs/viewthread.php?tid=28&page=1
+ g1 |$ o/ M, h; }" WALLEGRO  标注  1. dimension linear : 对于比较规则，简单的板子，通常采用.
, l3 x2 K% x/ w; w                            2.dimension datum ：对于较复杂的板子可以采用。
          先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。
Manufacture------dimension/draft -----dimension linear / dimension datum
: F. _, f) b+ g% E, K0 ?: X2.
: [' k! d' M$ x% O6 p  表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
6 J4 B; l+ T+ y" }! f# Y: E产生这种原因的解决办法：
! d/ Q; f: D$ V一。一个一个修改Boundary   
" T6 D2 k$ e* m* e2 I二。直接操作：在 Add Shape 后，shape ---parameters 里，Create pin Voids 选中 IN line  
3.
     倒角  
Manufacture------dimension/draft――Fillet  圆角
Manufacture------dimension/draft――Chamfer  斜角  
9 O9 p4 f9 R( m9 ^$ o/ p3 d以上操作只对LINE 画的外框有效，而对Shape 无效。
" b0 [% |" n- S5 v5 g$ K" `4.
     实时显示走线的长度
: d& e" A. T' u% v9 n- jSetup—user Preferences   ETC栏中勾选  ALLEGRO etch length on
5.
; d( v4 k3 [  f: Q  A, x     LAYOUT 中，使用AUTO Rename
0 b/ r4 {  F+ {/ n具体操作： 首先将不需要Rename 的元件 FIXED 然后选择：logic -----auto rename Refdes---rename ………..
6. Display
     SETUP------user preference------………
7. ALLEGRO中如何查找元件：、用Display ----element 或都-Display-----Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。
$ M$ H( E8 c6 s) v* p8.
; b) k& H3 ^2 V( `2 Q! h重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：
Shape—compose shape .FIND标签中过虑器选择好。点选外框线。 最后选择DONE 可以完成操作。
9.
     文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference  中。DISPLAY 中的nolinewidth  被勾选上。只需去掉勾选即可。
10
orcad，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.
6 d% b' C) k0 _- n1 v6 U* I$ {Allegro设计PCB经验      
, \; F2 G4 O6 D  k1、 做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?
. ]9 g- x8 V7 D2 `答：放焊盘时，应该选择 Mechanical  
- E1 v5 p. q$ B
1 V. w# c+ z: g/ K# M2、 在allegro中,如何加泪滴？  
2 J3 i' [8 _* F* M7 L4 k, O! R3 k
答：
: \5 U4 k5 Z& t& V1.要先打开所有的走线层，执行命令route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。
' `4 `; ?6 H( v7 `) F! t7 N2.route->gloss-> add fillet
" c7 ~% |: @# q6 H
注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行
3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：
arrow -> 3point  
# f: B6 Y  m6 t( I1 t2 S. f0 g/ Mhead length：1.0  
! d0 q( ]2 x8 xhead width：0.3
（2）尺寸标注文本设置为：Text block: 3

4 X1 Z! T+ |0 r0 x$ X- f3 Q! X4、 问：Allegro层的切换用什么快捷键呀?
4 L6 b( F% Y: U, I) w/ y  I用" -"" +" 号切换!
. |/ X; T- ~& V7 v5、 如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry -> silkscreen_top 的线 COPY 到 Package Geometry -> Assembly_top ?
选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。
6、 Display_Top层、Assemble_Top层 和 Silkscreen_Top层 有什么区别？
7 }/ m  R  e! Z( c% A4 d7、 做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。
   →  
然后点击 Replace 。
8、 差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?
. t! X  j1 |8 \, }, t+ Y9、 盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。
) u' O& {/ F- A( \4 ]+ E' j  G10、能否只关闭覆铜而保留走线（etch）？
# T" i( B+ m' X! a1 B+ i可以！点SETUP 菜单 下的 Uers Preference…(参数设置) 选项，选择右边 SHAPE选项 把 no_shape_filt 勾上。
) |" {: p. V1 t, B* i9 L* k7 X11、做元件怎么改放好的焊盘编号?
打开Pin_Number层，用Edit-->Text来修改。
9 |% Z" D' G/ A' {' b7 R& D* Y0 Q12、怎样在allegro里把PCB板整个旋转90度呢？  
- D7 @! p. V4 s3 w, z) y
选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）  
; A$ h5 B: S- B5 K右击选中Temp Group  
2 h) J' s7 F' x* t% l选中整个板子（也可选择你需要的一部分或几部分）  
: s( r, @! F5 I右击选中Complete  
点击一点作为User Pick  
! T; c1 q; Z2 L% `右击选中Rotate  


就可以旋转了
. @1 L  E& Y7 U# N5 b13、在Allegro中,如何设置不同网络有不同的颜色?
hilight---在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。
14、对整修原理图重新编号
Tools – Annotate …
+ O( r9 y5 }, M$ }0 B15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?
4 x* S5 R5 j4 B4 m点选菜单View下面的Next part就可以了！
! M9 K3 Y3 o1 E0 M0 h在新建库下面有个package type选项.  
homogeneous:同类的.  
: t( q  f8 O# w' fheterogeneous:不同类的,异类的.  
若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.
+ G! I' R& J, M$ i0 y1 B8 Z16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?
17、在allegro中,如何锁定元器件?
  U7 M1 r1 O: U" s% p$ F& C点击选择要锁定的元器件。
18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?
  f. C: \; }0 N
只要这两个都不打勾，本来显示了飞线， 然后，移动时是可以显示飞线的
- {+ s. y/ p* q3 _19、装配层assembly与丝印层silkscreen都要放置元件序号吗？
IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。

/ H! r' {4 P1 @8 T问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.
; A  X( W1 [/ s: {3 Y+ f, B答: 可以只显示轮廓吧   setup----user--------- pre........SHApe------- display_fill  勾选 no shape_fill这样铺铜只显示轮廓
& y$ y9 M  p# l4 U
1 n7 k0 W" ?* i4 `  p" _9 a. Q
ALLEGRO  拼板
  j) B; A& Z1 d; A% F, z
4 i7 j* q( Q2 q% w8 ^! L可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。
, j1 V: {5 {8 G' j* B
把一块pcb与另一块pcb合并的方法（net 还在）
2 t1 Y, m: T" \% {4 U1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下
2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件

, S7 x( X$ b1 ^4 @
ALLEGRO使用（V16.2）-DRC错误代码对照



3 h+ k1 O5 \0 _1 {! X7 V; e
代码         
3 o  _* h) [' Q5 Z9 A8 y相关对象         
8 y2 K; ^. \) z说明
/ T* D- b6 a  D: t4 A
单一字符代码
9 I9 W# k! P! N; V5 M
L         
Line         
走线

2 X; p- S7 w  z9 G8 t& j) JP         
Pin         
元件脚
+ X; p( E0 n& B
+ @$ j: x$ s! A7 u, _, `4 EV         
Via         
% b. F9 T8 `% Z* a5 d, l' X; D贯穿孔

K         
Keep in/out         
8 y7 m1 T" \% j7 R! R8 h允许区域/禁止区域
2 R: g" D7 ^8 o' Q# @8 r. ^2 O  k
7 K; c/ {( }' q8 WC         
, U1 x2 ~+ \4 n: t# j" SComponent         
5 L" L; |% h% ]4 ^" }元件层级

E         
Electrical Constraint         
9 v0 N% l4 R6 K8 V2 Z  Q" v电气约束
% z) }6 W. n# ~1 Q
J         
2 k  J  ]$ g% N5 TT-Junction         
呈现T形的走线
# }, u, M1 h5 O, }
I         
Island Form         
被Pin或Via围成的负片孤铜

. }0 T& v: M* W错误代码前置码说明               

$ U3 t# Q) n/ w$ w' e, sW         
Wire         
7 H& x: c/ |8 {. R& x1 l0 Y  W3 R与走线相关的错误

D         
; n+ y7 X- e  mDesign         
与整个电路板相关的错误

M         
" v1 k% F3 P% t6 b6 P& g/ ^Soldemask         
与防焊层相关的错误
) p. \# [- o# u  x
: @5 D3 @" j) |- H错误代码后置码说明               

S         
& {! c' M, I* PShape/Stub         
与走线层的Shape或分支相关的错误

# U6 z- o" a. j, g* q" W' `N         
Not
Allowed         
, _5 F* ]+ B8 D8 J8 |2 A: E与不允许的设置相关的错误
. X' }/ m3 i3 J" I& H9 p- y; t8 B6 j
W         
Width         
与宽度相关的错误

. \+ N, H- y& x+ _  `$ Q" |% j  @双字符错误代码               

- s8 ^8 R# S& T8 t& m: i, |7 [  F! N2 dBB         
: J6 b6 T* d1 tBondpad to Bondpad         
3 W% T7 |2 P& l; i- z: A) l% lBondpad之间的错误

BL         
) {/ w! D) n3 ]4 r8 V4 MBondpad to Line         
$ t; b( S$ a( @* N; YBondpad与Line之间的错误

BS         
" m+ h  |# O& {) e" DBondpad to Shape         
2 H  V9 U+ F0 U* A. ~& N" v9 k1 xBondpad与Shape 之间的错误

CC         
Package to Package         
Package之间的 Spacing 错误
2 S+ H9 @, q% E# y
. P. E) Y. C  ~: NSymbol Soldermask to Symbol         
1 s2 `6 X: f7 USoldermask零件防焊层之间的Spacing 错误
, d2 x+ T1 K4 D% u  u
DF         
% q/ f) W7 X, e6 D$ G' ]% ]' LDifferential Pair Length Tolerance         
. N: y  b' G! l% C! h+ y6 g差分对走线的长度误差过长
5 F  ^( E) w  f8 b
! h# \' j2 d0 A% ODifferential Pair Primary Max Separation         
  _: ]! l0 V! w% A' q/ e! R差分对走线的主要距离太大
  R# w3 i1 w5 w
Differential Pair Secondary Max Separation         
差分对走线的次要距离太大
$ Q# |9 G. v. Q0 g' P1 q) n  f0 y
Differential Pair Secondary Max Length         
差分对走线的次要距离长度过长
$ e* D) s$ B; O/ k( K- w* A7 C
DI         
3 d  L, t9 B8 j8 v3 Q' {7 h2 pDesign Constraint Negative Plane Island         
  t* q5 s7 z* y4 E; y负片孤铜的错误
. U! J  H' w& W
: t5 _0 H# V0 V& B  c! cED         
( `5 X, w( }# b1 a) u; a# `) UPropagation-Delay         
走线的长度错误
8 [1 v% T: o/ ]+ s, q2 c
Relative-Propagation-Delay         
' @) x8 A+ p  v5 u" `9 D: v: C走线的等长错误

EL         
* D2 ~1 {+ `" B, }+ AMax Exposed Length         
走线在外层（TOP&BOTTOM）的长度过长
2 W# R7 a- C" }3 ?" ]7 l
EP         
; z4 Q" G# _1 z( bMax Net Parallelism Length-Distance Pair         
, c4 T: g% D1 `: J7 @已超过Net之间的平行长度
9 {+ `/ w, i; v- ~
/ M! I* H/ b2 X% Q! z( p4 yES         
5 ]7 a4 g, @6 T1 x. XMax Stub Length         
8 \+ K' K' y& s' ]  K5 C# b: {走线的分支过长

1 A8 x' y7 |; N  k4 JET         
$ G; c$ ~& b0 w. V6 f0 J; hElectrical Topology         
3 g/ F" E- z$ B0 \5 Y8 _% ]走线连接方式的错误

# C" p  `! f/ Y4 _' X2 i5 IEV         
# G" y# D% K" L+ Y* e4 a2 w0 p7 _Max Via Count         
+ g3 U# u# B& E# W) z: c6 k! ~已超过走线使用的VIA的最大数目

! c; }, m% ]7 ^) eEX         
Max Crosstalk         
* t2 G" R4 k9 x: K4 ^已超过Crosstalk值
( m4 v. I. l0 A# z
% E* @9 j' c, n: Y; r* N2 ]: J+ i1 P. nMax Peak Crosstalk         
已超过Peak Crosstalk值
# Y5 c$ g' T7 p; H5 O7 x
1 g! ]" C1 _) p; J  z  V- gHH         
: m4 [0 [9 @* D& HHold to Hold Spacing         
$ ~+ j. \" \  j/ N' r钻孔之间的距离太近
: a6 \8 ~2 v  o2 u& E7 [5 ~0 C
HW         
Diagonal Wire to Hold Spacing         
7 z+ V/ p; D* L6 T& t. d0 i/ ^' Y% Q斜线与钻孔之间的距离太近

+ v% O- t7 ?, ]9 o) ~) _Hold to Orthogonal Wire Spacing         
# F! u3 s& j* b( b2 L( S钻孔与垂直/水平线之间的距离太近
- ~$ H4 {: s# W" |" \
IM         
& C. d8 }; J0 H6 bImpedance Constraint         
走线的阻抗值错误
/ T& k  |9 ^/ ]" B7 Y0 G
JN         
6 G. d) z4 |) d' {6 {4 f8 IT Junction Not Allowed         
走线呈T形的错误
1 o* f! F9 g& J
KB         
" M2 {, z8 ?: O% J# V! h" [+ o8 yRoute Keepin  
to Bondpad         
4 _. g' D5 T: ?3 e7 x  ]& a1 JBondpad在Keepin之外

' G8 c3 B" M5 y: m# lRoute keepout
6 M+ @8 N) W0 r% Y2 z2 W- x6 eto Bondpad         
Bondpad在keepout之内

Via Keepout
to
Bondpad         
3 P7 l3 a; k/ b* j; Z' ^Bondpad在Via Keepout之内
+ c, q5 N8 o' ~
0 \- k! R  A/ A- p$ PKC         
1 |& H1 ~. ~! ?Package to Place Keepin Spacing         
元件在Place Keepin之外

Package to Place Keepout Spacing         
元件在Place Keepout之内
( L( m* ]0 r5 M- e
/ F6 |4 a  \+ OKL         
Line to Route Keepin Spacing         
走线在Route Keepin之外
2 d% c" k! x" m, m
* A5 W: u; c6 yLine to Route Keepout Spacing         
走线在Route Keepout之内
$ N! B( a2 g$ k, |
KS         
Shape to Route Keepin Spacing         
* C7 V" W; F8 V4 o! o) G, @, |Shape在Route Keepin之外

+ k! Y: Q" m% c, V' XShape to Route Keepout Spacing         
Shape在Route Keepout之内
/ D9 d2 e: ?0 [
KV         
BBVia to Route Keepin Spacing         
8 m7 p1 x" q6 `/ V! A( y  ]6 N9 rBBVia在Route Keepin之外
! Z& w* o' R$ l# s% E: K
- H9 l( c& j2 ~0 GBBVia to Route Keepout Spacing         
! e4 K0 n% j$ J6 r/ u% pBBVia在Route Keepout之内
/ o& u( _- x$ n# s
# }$ z- G3 Q; M7 KBBVia to Via Keepout Spacing         
  U! c' b# U6 @+ o2 F9 n' qBBVia在Via Keepout之内
; K; W& F3 _- G; U2 {3 r3 [. E1 F
- L: K+ T: h( r  lTest Via to Route Keepin Spacing         
6 `$ o8 q: \' mTest Via在Route Keepin之外
/ `3 i' B0 f5 \* A3 Y
) j7 k, F7 X9 S* g+ J# F* HTest Via to Route Keepout Spacing         
Test Via在Route Keepout之内
" N& m3 @& C; U! h) A
7 g: i5 y0 N) V5 `* Y$ e8 l7 r8 N- HTest Via to Via Keepout Spacing         
Test Via在Via Keepout之内

/ U1 H$ d) @$ w! @0 eThrough Via to Route Keepin Spacing         
Through Via在Route Keepin之外

4 j2 u* Z9 o$ c9 mThrough Via to Route Keepout Spacing         
5 F1 G9 C2 Y( OThrough Via在Route Keepout之内

) c, {. E  D; ?& LThrough Via to Via Keepout Spacing         
Through Via在Via Keepout之内

7 d6 z, D$ F: x7 ALB         
, e8 @# H' X5 h- N% w* ]7 fMin Self Crossing Loopback Length         
+ P' |7 V& }, s9 k. V& Q无

LL         
Line to Line Spacing         
走线之间太近
$ I! ~0 T9 A! t  P+ f3 W
LS         
Line to Shape Spacing         
: Y) n5 |4 y9 z( t0 F6 G. s8 B/ i走线与Shape 太近
1 Y& D  g2 y* Z: z# F
LW         
Min Line Width         
走线的宽度太细
4 c2 ]; u; Z, M
, T- U' R+ l2 @- p1 b. s0 J% MMin Neck Width         
走线变细的宽度太细
$ W6 F- v4 u) b" k: T+ y
0 n  k4 d! ]" RMA         

) x2 o- ^7 s/ g' i* LSoldermask Alignment Error Pad         
Soldermask Tolerance太小
6 Z1 o+ R) c5 P5 n5 z, G) P
MC         
Pin/Via Soldermask to Symbol Soldermask         
Pad与Symbol Soldermask之间的错误
  e: n/ V: w) T1 z' I0 x+ N' D
MM         
$ z3 p. ^5 J+ ?0 A- z( }Pin/Via Soldermask to Pin/Via Soldermask         
Pad  
Soldermask之间的错误

PB         
& m: F$ O# L) hPin to Bondpad         
9 g1 H9 ~* k+ GPin与Bondpad之间的错误
; }! d1 \( o' }! B$ t
PL         
; g5 L9 P+ f3 i, }# j) B6 \1 h4 mLine to SMD Pin Spacing         
走线与SMD元件脚太近
  C; T5 D7 {% o: y3 O# M) B; T
$ u8 y) L' l4 b# a2 W& p6 \8 bLine to Test Pin Spacing         
走线与Test元件脚太近

$ K0 ]" m& [  h* QLine to Through Pin Spacing         
: i4 h+ i& F- z6 x走线与Through元件脚太近
" [4 D4 b* n$ p2 Y/ D
9 C) a9 p' O7 q' KPP         
# w: \7 s) f2 q2 z: }# _! rSMD Pin to SMD Pin Spacing         
3 `3 V2 t1 L( ~- L9 u& DSMD元件脚与SMD元件脚太近

% U% s: S5 K) @3 nSMD Pin to Test Pin Spacing         
SMD元件脚与Test元件脚太近

* z$ Y6 d5 Z# H( [) TTest Pin to Test Pin Spacing         
" q8 m: u1 L! @* fTest元件脚与Test元件脚太近

/ l6 X1 P' S$ [' v0 n+ t% g9 dTest Pin to Through Pin Spacing         
Test元件脚与Through元件脚太近

' M& j- i  r* c6 Q1 A1 TThrough Pin to SMD Pin Spacing         
2 |, O' D: G' D- U8 gThrough元件脚与SMD元件脚太近

Through Pin to Through Pin Spacing         
Through元件脚与Through元件脚太近

PS         
7 Z" F/ v- v3 b6 q/ }, y5 ?Shape to SMD Pin Spacing         
Shape与SMD元件脚太近
* ?4 j; W& i: l( g! P
Shape to Test Pin Spacing         
- V% _% p* Q5 i+ d! v' DShape与Test元件脚太近
2 `2 G/ p8 A& s- ]  Y1 V
: I" m1 n, Q% E+ L  ~Through Pin to Shape Spacing         
" K5 u/ ]9 r, R) g  s6 W" tThrough元件脚与Shape太近
- x8 H! x9 G* a8 w
PV         
2 g! @" U& _" r/ X7 f) hBBVia to SMD Pin Spacing         
$ M) g8 ~+ C) A0 f' ABBVia与SMD元件脚太近
* d  J8 k# j# ]5 \9 i4 C2 A/ ]6 a* O7 {
, s9 {7 L( j5 `  l& j( I; _, ^BBVia to Test Pin Spacing         
9 R$ N( u. J! a! X/ M- B8 {6 TBBVia与Test元件脚太近
* ]2 E! c5 Z* v" \; W
BBVia to Through Pin Spacing         
( }2 |2 g* _. ^* O) \' KBBVia 与Through元件脚太近

SMD Pin to Test Via Spacing         
SMD Pin与Test Via太近

SMD Pin to Through Via Spacing         
. b: G( z* G6 }  l, S* W* ]8 ESMD Pin与Through Via太近

4 b/ y% d9 C5 |* d# b4 gTest Pin to Test Via Spacing         
* |; M# i( J$ S2 T' ]# YTest Pin与Test Via太近

  K) S, `; e/ O0 {- t2 NTest Pin to Through Via Spacing         
Test Pin与Through Via太近

Test Via to Through Pin Spacing         
Test Via与Through Pin太近
2 J1 t/ L! S: C' m# t
* T+ X3 M! s$ ]. tThrough Pin to Through Via Spacing         
Through Pin与Through Via太近
6 x& o8 ?) K7 l$ l9 X1 g! u
* D1 Z% u, Q% n8 j4 @, LRC         
+ J+ l* m6 o% wPackage to Hard Room         
9 r/ a3 e/ ^# F% @3 k/ z# O+ p元件在其他的Room之内
3 I! C7 M) z* {. {7 p
RE         
Min Length Route End Segment at 135Degree         
无
7 b2 B/ O) a- V1 q
' u. J" T! P9 SMin Length Route End Segment at 45/90Degree         
& r! L! O# |1 {% A无
- x4 Z; H' ~; Z/ Z1 C
7 I1 y# Q$ O, f3 b9 i
0 J# V5 B6 D2 Q+ gSB         
135Degree Turn to Adjacent Crossing Distance         
无
3 Z. `% g5 F. W0 m1 K" Z
7 h! L/ [, _  P5 O5 b- O  G6 |9 T6 f90Degree Turn to Adjacent Crossing Distance         
无

0 c) M7 U6 _) v! x: S- Q& X2 l, ZSL         
/ t* b  K; {5 C3 [2 @Min Length Wire Segment         
无
9 X5 _+ Y! }( b& Z' @% X- b
Min Length Single Segment Wire         
无

SN         
# A/ z) L$ S9 g, F: WAllow on Etch Subclass         
. m1 l- _7 E8 x) W, _2 r7 c6 N允许在走线层上
& P: ]; c% H5 L
SO         
Segment Orientaion         
% r1 m9 i9 _! X5 i3 V无
. V+ t+ F: E1 V+ G* Q/ x
, O" C- P& D8 O7 D" aBB         
Bondpad to Bondpad         
2 v0 ^% N* }& Q, nBondpad之间的错误

SS         
Shape to Shape         
Shape之间的错误
/ |/ M2 S1 d1 R$ w
+ w% p# a! c! }1 E" dTA         
Max Turn Angle         
2 W3 l9 u" P' |3 z2 {* }6 n5 _% \无

VB         
% j; I- ^4 l+ G6 x% u/ o" UVia to Bondpad         
Via 与Bondpad之间的错误

VG         
" i! s9 }* k3 `- _. l9 Z& k/ }Max BB Via Stagger Distance         
同一段线的BB Via之间的距离太长
9 g, {6 ~" c) G. a/ P1 Q8 v1 ^# K
Min BB Via Gap         
( F9 l1 h+ m0 U8 R. S. `BB Via之间太近
# K7 z- _1 r1 g; ^0 l
Min BB Via Stagger Distance         
同一段线的BB Via之间的距离太近
) a" Y7 X: \' H1 k7 W  X
2 v3 H8 @- I5 m8 VPad/Pad Direct Connect         
0 N# v+ w) u( G! @Pad 在另一个Pad 之上

1 [4 T( a& c" |VL         
BB Via to Line Spacing         
2 C* I4 R8 l/ m# U  XBB Via与走线太近

  R/ R' y2 _* b; A4 FLine to Through Via Spacing         
走线与Through Via太近

Line to Test Via Spacing         
' M1 ]) m$ i( ?+ L- _! F7 o7 J9 H* `走线与Test Via太近
* I. i, c5 V. Y/ g
% N) n8 e# Q4 B# m8 \VS         
BB Via to Shape Spacing         
BB Via与Shape太近

Shape to Test Via Spacing         
, Q- ?/ l& y4 x8 E# h# W% a5 I! YShape 与Test Via太近

Shape to Through Via Spacing         
Shape与Through Via太近

VV         
BB Via to BB Via
Spacing         
BB Via之间太近

9 u6 b9 @9 Z+ w+ H$ p$ M: FBB Via to Test Via Spacing         
BB Via与Test Via太近
7 H+ y) v7 L3 _0 E
/ I3 ^  @- _1 t0 @) m% gBB Via to Through Via Spacing         
# ~. e& u5 ?4 J7 h5 }4 U) z" B" {BB Via与Through Via太近

1 h5 ?6 Y9 c- U1 Q+ \% bTest Via to Test Via Spacing         
Test Via之间太近
  R1 d4 M6 w9 u
Test Via to Through Via Spacing         
Test Via与Through Via太近
, u* ^# b) w) p# ^; [, z- l. B& D
Through Via to Through Via Spacing         
& x2 z8 ?) g9 d% V# EThrough Via之间太近
: {* B* U! r6 ?' S$ E0 P
WA         
; w9 g1 F# t( e. C. vMin Bonding Wire Length         
Bonding Wire 长度太短
# L9 y! a- U1 B6 n' l. l  u
WE         
Min End Segment Length         
+ _# m/ i; w; A) M无
( K" i$ D9 @0 f6 I
. u1 D" R( P9 p, E$ wMin Length Wire End Segment at 135Degree         
' o) A( M  I1 g6 e无
7 }6 K' i; Z7 @0 g: n1 \/ |
* e6 r- k3 u4 U/ r* }9 r% G' OMin Length Wire End Segment at 45/90Degree         
无
4 w, w% ~: v% X# p2 t
2 ]- m7 C1 f, dWI         
Max Bonding Wire Length         
Bonding Wire 长度太长

& V& K+ b0 W" t0 X9 KWW         
Diagonal Wire to Diagonal Wire Spacing         
斜线之间太近

4 C( I! O- v$ G, CDiagonal Wire to Orthogonal Wire Spacing         
斜线与垂直/水平线之间的距离太近

: M  U4 r9 k! Q6 b  lOrthogonal Wire to Orthogonal Wire Spacing         
垂直/水平线之间的距离太近
, ^( T  }. T, n8 j, }- x0 h+ l
WX         
Max Number of Crossing         
无
8 G- ?& U' T# g3 Q& O. v$ _4 S
, g6 _  V) C% J$ ~Min Distance between Crossing         
无

. ?* p: K6 C! V* F8 DXB         
( f  I9 c/ T" P- N3 o4 n8 T& `135 Degree Turn to Adjacent Crossing Distance         
* e# ^# {. z: c* a: _, [. B无

2 Q* L( p/ Z9 m' Q% L90 Degree Turn to Adjacent Crossing Distance         
无

, Z; Y* ]; Z' O; [) HXD         
' n+ _! k1 l9 x$ ~5 NExternally Determined Violation         
$ D) V: Y  O7 p0 S& }. G无
$ I* w$ R# w/ F5 U8 i6 \  Q4 }, q2 k
! ?2 b9 R  x: F4 {* P7 |XS         
Crossing to Adjacent Segment Distances         
无
% \, m7 [; W/ ~" P/ U
* |& e7 e* ]( w# {2 q

9 y; Y+ z. D1 e! F. R* F' O
6 E4 J3 C# V( X- r# o2 G9 {
: ]3 D- ^# W2 Z5 e% Z- s+ ?3 p" K
$ T. j- \" F" r% ?
4 [0 S) b5 f1 M* O( L+ b; g
allegro布线完成后如何修改线宽
- q& o4 T- R/ b, a8 p, A5 |: w一.如果要改变整个一条导线的宽度    1.在find栏里选择Cline
;  2.在PCB中选择要改的导线，点击右键，选择Change Width    3.在对话框中输入你想要的线宽
$ i# y* P' o" A' H7 d3如果要改变整个导线中某一段导线的宽度   
& G6 n1 x% r( l1.在find栏里选择Cline Segs
2.在PCB中选择要改的导线，点击右键，选择Change   
( l" R4 u( r+ y2 y3.在对话框中输入你想要的线宽
( o# D; Q, T9 N/ z9 {
edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
, X5 c7 u% v; w2 [, R# jedit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
$ s3 g5 j( u- ]$ S1 X( H  Z
7 I8 W2 v& W3 d, {2 S0 A
& ?( r6 O. L% I－＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
CADENCE orcad:
问题：   #2 Warning [ALG0016] Part Name "CAP _POL_CAPAE1030X1050N_35V/330U" is renamed to "CAP _POL_CAPAE1030X1050N_35V/33".
# F7 i$ h. _8 V4 X- _, \8 [- K
[ _)`,]4hlx;W:F
解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4aw\Qt!N无法根治.解释2 。这个#2 Warning [ALG0016] Part Name  
; ~6 R0 K2 G( X* E% f6TvuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如   
! X, ]$ R4 R! a2 j
' v! X* Q( _) A$ F改线宽的改字体宽  

& {$ B7 B- b: k9 V在Allegro中如何更改字体和大小（丝印，位号等）
Aallegro 15.2:
setup->text sizes
text blk:字体编号
" I+ k) Y0 C4 X9 ?% \photo width: 配置线宽
2 \+ x" V8 q+ f: Twidth,height:配置字体大小  
改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
- S$ V* N* K, k  i最后选你准备改变的TEXT。
7 U! A) Q9 X% s8 M6 t/ e框住要修改的所有TEXT可以批量修改

allegro 16.0: setup->design->parameter->text->setup text size
5 U  ~- Z! K, [( \* q) x2 qtext blk:字体编号
  ~/ P5 O* t  D3 [photo width: 配置线宽
width,height:配置字体大小  
改变字体大小：
edit->change，然后在右边控制面板find tab里只选text（只改变字体）
2 V. W" I; b% h$ t' I  M& J然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
5 |# G3 @# R( nclass->ref des->new sub class->silkscreen_top
$ o6 L- ~+ {5 {3 d, d最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
' w: m" M! x' ?如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
* \  |/ a7 }2 j--------------------------------------------------------------------
  y5 m0 n; |6 c' k* F: K7 _在建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可  
$ l/ M; H( k. b6 U3 L; l1 @


. o: r% G) E3 d5 c
2 F/ u! L5 n5 {. y4 B－7．如果过孔不盖绿油，
3 M, L$ L( F5 `9 I在出gerber时，via class/soldermask subclass　加进soldermask film就可以了
- j$ T" _) ]! M导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方．
9 @6 r( v7 D; @( [6 R7 J$ X
' l6 o5 k' J; X$ s. |, `-6. CADENCE 特殊规则设置：
) n$ E3 M0 P3 U( r" U思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)
-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转.
1.Edit->Move,在Options中Rotation的Point选User Pick,
2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.
3. 选好需整体旋转的器件后,右键complete.
2 K8 p* W( b3 A$ i# L2 t4. 提示你Pick orgion,鼠标左键选旋转中心.
2 E: h$ y9 X7 g: B5 下面右键选rotate, 即可旋转了.

-4. 按原理图方式进行摆放元件。
        ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。
A. 在文件*.dsn中，选中一个page  。edit --browers ---parts    选择 OCCURENCES   ----OK    选中所有元件—— ETIT-- PROPERTIES------new ---弹出对话框 NAME: 输入PAGE  VALUE：输入1,   单击OK后，可以持到多出一个属性值 Page 1  
B. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。   
C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，"create pcb Editro Netlis"  右边的SETUP  后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)”   ALLOW USER DEFINED Prop 一定要色选上。 生成网络表，
0 H; s, z! f4 Z2 gD. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES
E. 导入后，PLACE ---PLACE by PROPERTY/VALUE.下拉，选择page及其它。   
' Y% ]# P* P# M0 n% z+ J

! A# P+ ?. T( z. ]* d/ h  z$ S" F
-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools--- padstack--- replace  （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都 得注意OPTIONS选项啊。
( o- k7 M; D, G0 A! M5 |

-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的LINE ）
" W0 N+ C; i2 v# M6 _$ D
8 x. n" @8 M+ Y* M0 n4 z- ?" M% E-1.  ALLEGRO 测量工具单位的设置：MANUFACTUE— dimension/draft—parameters——选择测量工具单位
: ^' D7 m- v6 M$ ^' D并且可以设置校注的形状，字符大小等与标注相关的东西。
: K; n" @! f1 ~* g+ @9 x6 ^- Y' m
0.  ALLEGRO 边框线（outline）的修改：EDIT --DELETE  选中要编辑的LINE  右键 CUT  把OUTINE 的线剪断，然后Edit  edit>vertex 移动顶点。 （NND.外框编辑太麻烦了。 总不能每次都DXF导入吧，谁有好招？？？）
4 `9 H* d$ \: W6 @1.
display--color visibility ---弹出颜色设置对话框，在最上面选择“NET” 通常默认的为“LAYER” 即通常我们进行的各种层颜色设置。
& x: k8 M; I/ E+ m选 好自己想设置的颜色。----OK !

3 g6 Y' ^5 E% q: h- T% J2.ALLEGRO 添加和删除泪滴
ROUTE----GLOSS----PARAMETERS...   选择“PAD AND T CONECTION FILLET”
单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置， 添加和删除泪滴可在  GLOSS---ADD FILLET /DELETE FILLET 中进行。
: g1 @3 S2 D$ t; S; Q3 f3 y
3.allegro 如何设置route keepin,package keepin
如何根据自己导入的DXF文件做一个route keepin,package keepin图形的文件而不用自己手动画呢？
9 r3 P, B$ s$ r% X" A0 [2 q7 t     1.setup->area->route keepin,package keepin ->画框
2.edit ->z-copy->  options（标签）->package keepin,route keepin->offset->50->点击外框（即导入的DXF外形边框）  
1 ^6 M$ ~* X) B5 s. F/ ~4.电源网络高亮介绍
不同的电源或者地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“ ”，右边参数设置窗口如下：
1 O' T* m. B* TOptions栏设置高亮的颜色
. R4 V6 b* M: k1 D5 ]2 W2 c5.PCB检查
$ k( m- D3 i' a3 d9 C9 R9 O1. 板的外形尺寸是否和规划一致 2. 接口器件的布局是否到位  3. 退藕电容的布局是否合理  4 匹配电阻的布局是否合理   5 时钟模块的布局是否合理  6 复位电路的布局是否合理  7 MARK 点放置
! \/ x0 D  d) a6.测量的命令   Display=>Measure或者工具栏
3 ]& O$ P0 m, |7.生成钻孔文件 选择菜单 Manufacture->NC->NC Parameters
& \6 n, O) ^1 \" r& _( _8.输出artwork   在输出底片文件之前，需要确认一下动态铜的参数。
                                     选择菜单 Shape->Global Dynamic
Params 弹出Global Dynamic Parameters 对话框，
4 i" i/ ~! t2 D$ e, ]9. 对于两层板也可以使用EDIT --split plane 来进行铺铜。
首先用选 LINE  options 选择ANTI--ETCH 规划出各个电源网络，然后用edit _ split plane __create .........

zjt289198457

写的很详细，非常感谢！请问有没有在走线过程中类似于PADS的修改走线的快捷键操作啊？

xiaoyangren

很不错，收藏了，谢谢楼主分享。

TANGCHENGRUBY

  不错 谢谢楼主。

szhot

很好的操作方法啊

xidgli

不错啊

青虫

谢谢楼主的无私奉献，祝愿楼主身体健康，工作顺利

cxt668

如果做一个文档再加上图片就更好了，

fangxiaoyan

楼主有心，谢谢啦

ggbingjie

不错，对新手很有帮助

Kelly-小春

楼主好有心

石家伟

谢谢楼主了

elunlang2000

漂亮，收下了

cheng912894621

很好很强大{:soso_e113:}

Sisic

謝謝分享喔      

liuanty

不错，收藏了

liuanty

不错

alexhong_nuaa

谢谢楼主哦