海思的demo板DDR数据线为什么没有同组同层和绕等长？

hammer_F

最近看到海思HI3519的官方demo板ddr部分数据线并没有做到同组同层和等长，找了好几块官方板子都是这样的，有什么说法吗？

3 C. ]+ k7 t$ _8 y; ]! g

超級狗

这个补偿能力多大，我也看不出来。

一般 DDR4 PHY Deskew 補償能力

• 10ps / step ~ 20ps / step
• 32 step ~ 128 step 補償能力
  

) V# D# D# N4 \3 s/ }有多少 Step 的補償能力，各家芯片的設計不一。

& l1 O4 I  ~' O3 F每個 Step 延遲（Delay）時間是用 Delay Line 達成的，所以各家芯片設計出來的延遲（Delay）時間也未必會相同。

# J  q# K1 p1 k+ I/ }7 `) u

超級狗

9 L9 g& w$ E7 v; V7 V  l" ~6 J

硬件补丁 发表于 2025-6-19 16:17
DQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可 ...

) s* F2 J) S' f* T难道他们的 PHY 没有这个功能？
) l* n. t8 ^) _2 P3 w  Q. i, v樓主問的是「為什麼可以不等長？」，小弟的回帖僅在說明其原因，請勿進行栽贓及嫁禍！
# N. d/ F. T; q1 q+ I: G9 h& E( o9 {
9 p/ ~0 O  F* j  [7 R反過來說，除了這些大廠，難道那些名不見經傳的芯片就沒做 Deskew 嗎？
1 G6 [" t7 p1 V5 _! l+ ^9 G
  Y1 q) d- F( B# b4 H每顆 DDR4 PHY 都有，但這東西不是給眾敗家子們揮霍用的！
* `  S; u& c$ X
# ^. N' T6 W1 n: h7 h) V
8 Z+ ]7 M# \0 ~" m

硬件补丁

超級狗 发表于 2025-6-19 07:47
DDR4 Deskew
: u5 E8 }; r4 P& {; [# @Read deskew training
The read DQ deskew training compensates for the delay differences ...

+ |  ^  N# W. E- V' p; h1 r' z; ZDQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可以不严格等长？）intel AMD平台都这样规定，难道他们的phy没有这个功能？

wen11902

能做到等时就行，不同层能避开串扰就行。（我自己画是严格同组同层，用等长代替等时，目前没有出现速率不行的）

hammer_F

wen11902 发表于 2025-6-18 17:05
能做到等时就行，不同层能避开串扰就行。（我自己画是严格同组同层，用等长代替等时，目前没有出现速率不行 ...

那请问这个等时在画板时怎么实现的

超級狗

DDR4 Deskew
! S( |2 u2 O- D+ @Read deskew training
The read DQ deskew training compensates for the delay differences, primarily caused by board routing and SDRAM DQ output skew, among the DQ lanes during reads. The read deskew must not be skipped in silicon, even on systems without much skew between lanes.

& u8 G$ ~" A: V1 E) uDDR4 有 Deskew 功能，但即便有 Deskew 也不代表走線可以不用顧慮等長（Length Matching），補償（Compensation）能力還是有極限的。
0 G5 d$ x  x: L' i0 S! N
另一個考量是芯片電路設計、芯片封裝、畫板走線、連接器、溫度...等諸多因素，都會影響不同 bit 間的延遲（Delay），你不能一個人就把所有的裕度（Tolerance）用完，留一點給別人呀～

/ N! e3 [# b5 r0 i! G7 b

8 W. O! ~3 Y: N5 W2 u9 v, P簡單來說，DDR4 走線不等長（Length Matching）不一定會出事，但你每次都毫無根據的惡搞就等著出事。

超級狗

台雞店（TSMC）7nm DDR4 PHY IP

• Per-bit deskew on read and write datapath
  

超級狗

另一篇關於探討 DDR4 PHY Deskew 的文章！

Dc2024101522a

不一定需要同层，有一点很关键就是微带线和带状线的光速是不同的，通常认为微带线是空气光速，带状线是半空气光速，如果是不同层的话，内层需要比表面走长一半的长度。可以看一下160和110是不是在不同层
等长实际上是等时在空间上的体现，如果不同层那最终还是要回归等时设计

wen11902

hammer_F 发表于 2025-6-18 18:00
那请问这个等时在画板时怎么实现的

找芯片引脚延时，走线自己算，不会算找板厂算，板厂不会算就老实同组同层
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wudipk2010

DDR4走线一般不用刻意走等长，控制在一定范围内就行。不光是海思的，很多其他芯片也是这样。

athena_lu

那是有人故意为难我们的嘛 还组内等长，与clk等长。。。

硬件补丁

Dc2024101522a 发表于 2025-6-19 08:57
不一定需要同层，有一点很关键就是微带线和带状线的光速是不同的，通常认为微带线是空气光速，带状线是半空 ...

哪个师傅跟你讲微带线的信号传输速度是带状线信号传输速度的两倍？还是你自己理解错了。SI9000你去看一下就知道快一丢丢而已。人家问的就是为什么不做同层等长，同层等长就意味登时，虽然不是必须的。
5 j5 t) H/ q' @  J' j& G8 C4 t

czx08

是不是因为考虑了CPU的pin delay长度

任天堂5

能不能在程序中给它们设延时呢