AXI 接口设计避坑指南：AXI接口笔记

明德扬FPGA科教

AXI接口笔记

第一章 问题记录
% r7 M! a3 @4 i) V  J第1节 接收数据全0或全1
5 V3 ]+ n: w# z, E/ \1.1 问题现象

上图中，pixel_data_o是EC IP核输出的图像数据，正确的话会如上图所示，图像数据每个时钟会变化并且值是不固定的。

本次出现的错误现象是：pixed_data_o是有输出的，但输出全是0或者是全是1，并且在最后一个像素出现pyld_err_flag_o的错误指示。

1.2 问题原因

经过LATTICE的原厂工程师定位，确定是IP核导致的reveal显示问题，需要重新安装EC的IP核。

1.3 解决方法

安装EC的IP核，安装文件：F:\svn\mdy_flow_common\02_design\08_LVDS\04_mdySlvdsEc\latticesemi.com_slvsec_rx_1.2.0.ipk

安装过程：

[size=9.5000pt]1.3.1. 打开LATTICE的软件radiant

[size=12.6667px]1.3.[size=9.5000pt]2. 打开图中1所示的IP Catalog，显示2是否存在，如果存在就删除；然后点击上图3所示的安装位置。

[size=12.6667px]1.3.[size=9.5000pt]3. 选择安装文件，接提示要求安装即可。安装完成后，在上图中2的位置将又再出现。

[size=12.6667px]1.3.[size=9.5000pt]4. 重装生成IP核。

第2节 接收不到任何东西
( L' O. S3 Y$ m$ G: b  h5 f

[size=9.5000pt]2.1. 如果SERDES速率是5G，则BAUD GRADE选用3；如果是2.5G，则选用2；千万不要搞错。

[size=12.6667px]2.[size=9.5000pt]2. 综合工具要改为：synplify pro。使用LSE将出现不稳定情况，综合后将出现全部接收不到的情况，不稳定。

[size=12.6667px]2.[size=9.5000pt]3. 使用serdes IP核，去接收数据，看是否有错误提示。注意，本次定位，可以看到信号质量挺好，眼图也是很好的，但从SERDES上看就是有误码。怀疑是频偏问题导致的，在摄像头一侧，修改了时钟线，问题解决。

" r# R  z, N$ x. [

Getaway

AXI接口包含多个通道，每个通道都负责不同的数据传输任务：

写地址通道：用于传输写操作的地址和控制信息。
4 h' Z' f4 `9 s9 }8 v写数据通道：用于传输写操作的数据，包含数据掩码位WSTRB，用于指示数据的哪几个字节是有效的。
写响应通道：用于从设备向主设备提供写操作的结果。
2 w1 s/ ]7 k. M# {& ~读地址通道：用于传输读操作的地址和控制信息。
' r* z+ h7 ]+ y$ G+ H读数据通道：用于传输读操作的数据，包含读响应信号，用于表示读传输是否完成。

Dc2025010227a

感谢分享，学习了

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kingweison

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