如何用FPGA实现一个通信系统的发射端&接收机？

FPGA技术江湖

今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（八），以后还会多推出本系列，话不多说，上货。

" a% ~2 h  u  A& |' a+ e

FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。

欢迎加入FPGA技术微信交流群14群!

交流问题（一）

: B3 D2 `( S: ^8 S; |

" j2 d  o4 B  ]: s

; ^# \1 Y; ?: }8 q3 \; y) N

Q：用FPGA实现一个通信系统（5GHz频段，通信距离越10km）的发射端&接收机，如何规划学习路线？

% p+ A6 Y. j2 G1 ?" V1 J

完全0基础（略懂verilog语法和通信原理）的人该怎么一步步学习？

A：对于这个问题，分两部分回答，一部分是如何设计以及思路，另一部分是规划学习路线。拙见，仅供参考。

如何设计以及思路如下：

# e) w5 S2 g1 z% E  A* T

以下是使用 FPGA 实现一个通信系统（5GHz 频段，通信距离约 10km）的发射端和接收机的大致步骤：

发射端：

1. 数字信号生成：使用 FPGA 内部的逻辑资源生成要发送的数字信号，例如编码、调制等。

" V# i1 n+ b7 F* v! f

2. 上变频：将基带数字信号通过数字上变频模块转换到 5GHz 频段。

! _  [. K9 y: f. P" Q

3. 功率放大：使用外部功率放大器对射频信号进行放大，以满足传输距离的要求。

4. 滤波：在信号输出之前，使用滤波器对信号进行滤波，以减少带外噪声和干扰。

  L1 B+ a2 n( {: B9 L" O; d* |

接收机：

1. 低噪声放大：接收端首先使用低噪声放大器对微弱的接收信号进行放大。

2. 下变频：将 5GHz 的射频信号通过数字下变频模块转换到基带。

3. 解调与解码：在 FPGA 中实现解调和解码逻辑，恢复原始的数字信号。

4. 同步与均衡：处理信号的同步问题，并进行均衡以补偿信道的失真。

0 B. u* T0 Y8 v0 _' H

在实际实现中，还需要考虑以下关键技术和要点：

# h' {* T$ u7 N

1. 时钟管理：确保 FPGA 内部的时钟稳定和准确，以支持高速的数据处理。

2. 资源优化：合理分配 FPGA 的逻辑资源、存储资源和乘法器等，以满足系统性能要求。

+ e/ z0 Z9 S9 _# L2 R

3. 信道估计与补偿：根据信道特性进行估计和补偿，提高通信质量。

4. 接口设计：与外部的射频前端器件和其他系统模块进行有效的接口设计。

$ _- [& S) q3 `

以下是学习规划：

! k2 {4 ?. h+ o% F; q' T

对于零基础但略懂 Verilog 语法和通信原理的人，以下是一个规划的学习路线来用 FPGA 实现一个 5GHz 频段、通信距离约 10km 的通信系统的发射端和接收机：

1. 深入学习数字通信原理

; o- {3 v  G# T# \

• 掌握调制解调技术，如 QPSK、QAM 等。

• 理解信道编码与解码，如卷积码、Turbo 码等。

& p# Z7 {8 C) {9 f/ f6 u5 o1 ~

• 研究同步技术，包括载波同步、位同步和帧同步。

) G7 S# ]' [' |" l

2. 学习 FPGA 开发技术

: t/ l6 G+ ?' g

• 熟悉 FPGA 的开发流程，包括设计输入、综合、实现、仿真等。

• 掌握常用的 FPGA 开发工具，如 Vivado、Quartus 等。

• 练习使用状态机、流水线等设计技巧来优化 FPGA 逻辑。

# r; y1 i; x0 y7 I0 z- K

3. 研究射频通信基础知识

. I2 |2 d7 y6 n  }- m

• 了解射频信号的特性，包括频率、功率、带宽等。

• 学习射频电路的基本组成和工作原理。

4. 学习数字信号处理（DSP）在通信中的应用

0 `' W' Q- w0 n0 |

• 掌握数字滤波器的设计与实现。

• 了解均衡技术和自适应算法。

$ G3 f8 l9 a5 e; ~4 l9 A& d

5. 研究通信协议和标准

! _; N" P1 q9 E0 }

• 了解相关的通信协议，如 Wi-Fi、LTE 等的物理层规范。

6. 实践项目

• 从简单的通信模块开始，如实现一个简单的调制器或解调器。

6 i; f5 @0 a; c/ U

• 逐步构建完整的发射端和接收机系统，进行功能仿真和硬件验证。

/ w& g5 D) t, [7 \

7. 学习高速接口和数据传输

• 掌握高速串行接口，如 LVDS、SerDes 等。

* \, z% P9 I- }# P" [- ]

8. 优化与调试

• 学习如何对设计进行性能优化，降低功耗和资源占用。

$ U  ]2 d+ [; k/ y

• 掌握调试技巧，解决实际开发中遇到的问题。

; d/ L" v4 J% Y! U# F

在学习过程中，要多参考相关的书籍、论文、开源项目，效率会更高一些。

3 U9 F; a% @- Z" J

交流问题（二）

5 b3 ^% m* u% }# C9 }0 d0 [, y

! u9 t) Y$ S/ W' N' T4 u2 U9 o. T8 f7 M

6 T9 a9 y3 D5 w  |
0 K4 ^- l" R- N1 S% S) K5 f

Q：Cyclone IV系列FPGA 上电配置期间 GPIO什么状态？

, K. n0 G( x) }# r" w1 `

3 r: A  Y" I1 I7 |, s/ a7 ?

使用 Cyclone IV 系列 FPGA 设计的时候想到一个问题，FPGA 上电到进入用户模式前（配置完成），GPIO 处于什么状态？

首先查阅官方手册，意思是上电直到进入用户模式期间，GPIO处于高阻状态（即FPGA不驱动GPIO）。

另外说GPIO有弱上拉电阻，在上电和配置期间，上拉电阻使能。

我的理解是FPGA上电到进入用户模式期间，GPIO在悬空（不接任何外设）的时候，用示波器测量应该是高电平（内部上拉）。

* V. A/ ?: N3 A3 k

正好手里有FPGA的板子，我将FPGA配置成从串（ps）加载模式，上电后FPGA处于等待加载的状态，实际测量FPGA的GPIO（悬空的，没有特殊功能的），（示波器测量）发现有的为高电平，有的为低电平。完了，迷糊了。

6 L& z3 G2 s$ q, `( G' s3 B# i- Y; Y

理论上应该都是高电平，实测有高有低，理论错了？还是实践错了？有没有大神给些建议？

- Z& u! j" m2 L/ Y8 ?3 x

A：Cyclone IV系列FPGA在上电配置期间，GPIO引脚处于高阻态，即FPGA不会驱动这些引脚。同时，这些引脚具有内部弱上拉电阻，在上电和配置期间，上拉电阻使能。因此，在FPGA上电到进入用户模式前，GPIO在悬空（不接任何外设）的时候，用示波器测量应该是高电平（内部上拉）。

你在实测FPGA的GPIO时，发现有的引脚为高电平，有的引脚为低电平。出现这种现象，可能是因为示波器测量的方法有误，或者是板子本身存在问题。你可以试试下面方法来解决这个问题：

" L" }$ P2 `. L# y* o+ F

1. 检查测量方法：确保示波器的探头与GPIO引脚连接良好，并且示波器的设置正确。你可以参考示波器的使用手册，了解如何正确测量电平信号。

2. 检查板子：检查板子上的电路连接是否正确，是否存在短路或断路的情况。你可以使用万用表等工具来检查电路的连通性。

! @2 B9 K; f) D3 P% J% a* J

3. 更换FPGA芯片：如果以上两种方法都无法解决问题，那么可能是FPGA芯片本身存在问题。你可以更换一块FPGA芯片，重新进行测试。

4 e$ _) A4 T& ?6 R) {

交流问题（三）

7 U' S# z* C2 t9 O

- N6 a  H8 z/ Y) c

  u  b, s  e3 U# _* p6 @7 u, `

Q：如何理解傅里叶域锁模(FDML)激光器?

/ }3 q3 ]+ _2 P" n8 a0 l% k; U

FDML是所有模式一起振荡，那是如何完成在不同时间发出不同波长的光?光在腔内走一圈的时间等于滤波器调到下一波长的时间，所有波长分量一起走的话，滤波器什么时候调到让波长1通过什么时候让波长2通过呢?

A：傅里叶域锁模激光器是一种新型的扫频激光器。它是一种基于光纤环形结构的激光器，由光放大器作为增益介质，光纤法布里-珀罗腔作为可调谐窄带光滤波器。在该激光器中可以确保各色光在谐振腔内同时谐振，缓解了瞬时线宽与调谐速度之间矛盾，而且相较于其它类型的扫频光源可以实现更高速的速度。

在 FDML激光器中，通过在可调谐滤波器上加载周期性的电驱动信号（如三角波或正弦波），可以实现滤波器中心波长的周期性扫描。这种周期性扫描使得激光器能够在不同时间输出不同波长的光。

具体来说，当激光器工作时，光在腔内循环传播。由于可调谐滤波器的中心波长在周期性地扫描，因此只有与滤波器中心波长匹配的光才能通过滤波器并被放大输出。随着时间的推移，滤波器的中心波长不断变化，从而实现了在不同时间发出不同波长的光。

此外，光在腔内走一圈的时间等于滤波器调到下一波长的时间，这是因为光在腔内的传播速度是固定的，而滤波器的调谐速度也是固定的。因此，光在腔内走一圈的时间与滤波器的调谐周期相等。

$ W) W# G* B& _" l; W. @

需要注意的是，FDML激光器的输出特性还受到多种因素的影响，如滤波器的带宽、光放大器的增益、腔内损耗等。因此，在实际应用中，需要对激光器进行优化和调整，以获得所需的输出特性。

- d: C4 r$ k- r1 v' S

) s8 S+ O; R9 T, ~0 d* j5 E: k) J

交流问题（四）

. i- B0 Y4 ]" t4 Q5 g5 q

Q：想用verilog写一个npu 需要什么学习路线?

; C8 i* M; O, E) t4 }9 s

A：如果想用 Verilog 编写一个 NPU（神经网络处理单元），以下是一个可能的学习路线：

1. 数字电路基础：深入学习数字逻辑、组合逻辑和时序逻辑等基础知识。

2. Verilog 语言：熟练掌握 Verilog 的语法、数据类型、模块结构和编程技巧。

3. 计算机体系结构：了解计算机的基本组成、指令集架构、存储系统等。

! N5 B9 F9 T7 }0 k8 L5 u# c

4. 数字信号处理：掌握信号处理的基本概念和算法，如滤波、卷积等。

( u) L1 @" n! \3 ?5 ^! V9 N7 W$ b6 F

5. 深度学习基础：学习神经网络的基本原理、常见结构（如卷积神经网络、循环神经网络等）和训练方法。

3 Y# m' Q; ?* K- o

6. 并行计算：了解并行处理的概念和技术，包括硬件并行和算法并行。

3 a' r. H  v$ i. E

7. 硬件优化技术：学习如何在硬件实现中进行资源优化、性能提升和功耗降低。

7 N' p. i" d+ {* e

8. 特定的 NPU 架构研究：分析现有的 NPU 架构，了解其设计思路和特点。

! v# e! K5 C) M+ \% F0 h

9. 算法到硬件的映射：掌握将深度学习算法转换为硬件实现的方法和技巧。

10. 实践项目：通过实际的项目开发来积累经验，不断优化和改进设计。

: s! Q9 H) {' d1 t

等等……

0 W/ x6 S# t& [9 s  g5 K- C

& w/ i! M6 b: _5 w

今天先整理四个问题答疑，后续还会持续推出本系列。

" ?- y/ S& J/ w* s- H

Sleep_xz

FPAG的变成语言太难学了