FPGA减法问题

feihu612

情况是这样：
首先实现两矩阵相减，再将结果去做其他运算，矩阵每个元素为8bit，结果为8bit
) Z1 \$ K% H! C% o2 P主要是其中符号的问题，
我的想法是，申请一个存储空间来存储相减后的结果，同时申请一个存储空间来存相减后的符号，还要通过比较器判断两个相减后的符号，
" Z7 K/ q. d5 d4 Y但我觉得太麻烦，
我看了一下两数相减的仿真，其结果为A - B等于A + B的补码
如：255 - 1 和 57-59
7 Y2 S, l% [; W0 w& e% f' O仿真结果都为1111_1110
+ e' u2 q/ n4 h0 {该怎么处理

feihu612

这个群是新手群，太让人失望

玉之英华

你说的问题是数制的问题，硬件描述语言可以定义一个数有无符号，也就是存储时是补码还是源码，希望对你有用！