Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：
1 \2 x. k: @' @* G
# Loading work.PLL_test
; {% V/ v* Y. A3 {# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
#         Region: /PLL_test
#         Searched libraries:
% Q" B3 g2 k( G. s# @#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
4 M4 k1 N6 W2 }! V2 i: J  c& b#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
6 u; t6 T4 o  Z1 x( F#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
( f0 a+ Q% _7 ?, @8 m#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
  z0 T( y( N0 F: P* [# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
3 R* |: h& |. I( ]- Z0 Y, n检查一下testbench吧

9 m( Y4 A; k7 c2 b; W- [hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。