BGA的DDR3的走线

绝。对

西柯一梦 发表于 2012-7-26 16:27
$ v# h$ I2 L7 _( |' b7 A4个DDR3布线，有规则的！同组的数据线是可以调换位置的（DDR3端），时钟是要等长的，其他的可以打孔走不需要 ...

: c- J0 [# O$ u$ o2 g受教了{:soso_e100:} 谢谢

zhangyang008

可以，单必须每组要走同一层

zjwufan

信号分4层走？不可能吧。你是几层板？

浩海澜沧

cvntao 发表于 2012-7-18 20:59
四层板的DDR电源的滤波电容已经不能够放在DDR内部了，一般都放于DDR外，但是距离一般都进，一般是集中放置 ...

9 T. |# Y9 R0 X: Y& Y那些滤波电容离FBGA的管脚太远，，有用么

qiangqssong

学习下!!

296222219

学习

rx_78gp02a

绝。对 发表于 2012-7-16 08:53
/ x6 l+ P9 f- X. `9 {但是连接IC都是BGA的,且引脚固定.一层布线很难实现了,所以只能够出此下策采用多层布线,问题就是有什么方法 ...

包地处理！两层板都能画，只是速度不能太高

绝。对

zjwufan 发表于 2012-8-2 11:08
信号分4层走？不可能吧。你是几层板？

四层板{:soso_e100:}

zjwufan

绝。对 发表于 2012-8-8 13:09
( b/ l3 O" {" S; y; V1 v$ r! ?5 ^四层板

5 N. m: O6 o! t- e0 c那你4层都走信号？信号如何分配的？每层的参考是什么？

kley

这样设计80%会出问题，高频率出问题几率更高或者直接跑不了！
DDR的数据线是可以8bit与8bit交换的，但是要注意DQS与DM线要对应，8bit数据组内的信号也是可以交换的，DDR主时钟需要做等长，地址线与主时钟的误差要控制好，数据线DQS要与主时钟的误差要控制好，数据线组与数据线组的等长误差尽量控制的小，另外需要连续参考平面，铺电源或者地都可以做为参考！

绝。对

kley 发表于 2012-8-8 22:07
这样设计80%会出问题，高频率出问题几率更高或者直接跑不了！
; R' N# Q; F: P0 x- uDDR的数据线是可以8bit与8bit交换的，但是要 ...

( k" {: w8 H; \% K9 i, D受教了 谢谢

☆承诺☆

绝。对 发表于 2012-7-17 16:19
- d4 \2 {3 f5 C- \现在我正用四层布线，四层都是信号层，布完线后再铺铜。

# J- _' E; m  t2 H% s& E# h7 V不是吧,四层都是信号层,那电源怎么走,那地线也不能完整了?而且过孔打多了,不好的

☆承诺☆

kley 发表于 2012-8-8 22:07
这样设计80%会出问题，高频率出问题几率更高或者直接跑不了！
: ~% s3 ]% u7 z5 g7 f8 K2 {DDR的数据线是可以8bit与8bit交换的，但是要 ...

学习了

samde11454

各位  都是高手呀。。。

anderson5198

可以走出来的，第二层地，第三层要有完整的电源层。俺以前就做出好几个产品（成熟的产品）。