DDR2的线间距和线宽的设置（求助！！！）

ai小叶

最近在走一块DDR2的板子，在设计规则上写的间距的最小值是8，典型值是12，所有DDR2的信号线走都是5mil的线宽，间距我们设置的也是5mil，因为这个规则是针对整个PCB板的，没有针对DDR2这一块专门进行规则设置，我想间距是为了降低串扰，要满足3W的原则，那么就是最好将DDR2的线间距改成12mil，这样线与线的中心间距正好满足3W的原则，我想请教一下各位前辈，您在走DRR2的时候，对于DDR2的规则会单独进行设置吗？是用component进行设置吗？前辈们在走的时候，间距是多少呢？（因为是改版，之前就是用的5mil的线间距！）谢谢！！！！

黑驴蹄子

LZ头像的地方好美

ai小叶

求前辈赐教！！！！！

allegro111

把DDR的线设成一个BUS,把这个BUS内LINE TO LINE SPACING设成12就好了.

ai小叶

allegro111 发表于 2012-6-6 16:13
把DDR的线设成一个BUS,把这个BUS内LINE TO LINE SPACING设成12就好了.

# V# p, ~; d4 t4 F  ~7 e+ H前辈，您说的是不是class或是group？谢谢

allegro111

你说的两个设成其中哪一个都可以.

ai小叶

allegro111 发表于 2012-6-6 16:32
你说的两个设成其中哪一个都可以.

% C1 [9 O! g$ ?- `7 \+ ^2 V非常感谢前辈的赐教

eeicciee

对于DDR2的走线，请用设置Class的方式来设置间距规则。
1 x+ {/ p2 j* ]4 ^0 w! P6 Q7 H/ y你有3W的意识很不错。但是如果走下时，2w也是可以的，只是在处理差分对、高八位/低八位和时钟时。做到3w或者4W就好。

part99

我做过的板子测试结果是：在阻抗匹配的情况下，DDR2-667的间距6mil以上是基本看不到串扰；4mil间距的串扰稍微有些，不过还是可以满足JEDEC的信号完整性要求。
一般来说，硬件设计工程师都会对PCB layout要求很严（反正不是他来做layout），但经验丰富的设计者应该考虑到一些实际情况。

part99

忘了说线宽和差分线的间距，那个你要用polar9000来算阻抗来决定，也可以让PCB厂帮你算，没有算好之前，不要自己自定义这些参数。

Victoria

那是桃花源{:soso_e120:}

Victoria

黑驴蹄子 发表于 2012-6-6 14:56
LZ头像的地方好美

9 f! x0 y/ o, J. _1 e3 D3 Y这是桃花源啊{:soso_e120:}