不关心的路径怎么设置约束

hjz007

大家好，
我有一个FIFO，深度为8196。通过FULL信号来控制FIFO输入暂停，即通过锁定FULL信号然后通过一定的逻辑来控制FIFO写入信号。直到CPU通过复位信号恢复输入输入。
6 r) D) U* F2 Q5 B" H! b: Q如果FULL信号延迟太多，则FIFO的频率跑不上去。但实际上FULL延迟对实际使用影响不大，因为FULL翻转时的那段时间的数据可以丢弃，准确与否都不重要的。我需要修改FULL这个参数，使得综合布局的时候不需要考虑FULL信号的延迟，尽量把FIFO输入的时钟频率提上去。
请问各位大师，这样的设计约束怎么设置呢？
先{:soso_e102:} 谢谢哈