FPGA设计的同步时钟问题？

dragongfly

FPGA设计的同步时钟问题？
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当两个时钟间的相位是固定关系的，则可以称这两个时钟为同步时钟(synchronous clock)。

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有一种情况，经过一个PLL产生相位不同，但相位固定的两个时钟，他们依旧是同步时钟。

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如果是两个晶振产生的时钟，因为两个晶振在上电时相位差是随机的，而且不同晶振时钟漂移抖动也不一样，所以相位是不固定的。

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当无法判断两个时钟间的相位关系时，则可以称这两个时钟为异步时钟(asynchronous clocks)。