请教下verilog代码的问题

雪若寒

always @(posedge dri_clk or negedge rst_n) begin
& i8 Y' h) G2 d1 E) [/ G    if(!rst_n) begin
8 H3 w; n1 k5 X1 S7 [7 F$ G" ^        cnt <= 5'd0;
; K9 ?* p6 H, s2 H& |; Q        op_code <= 1'b0;
9 ]5 e' r4 {" S8 U4 e1 ]        addr_t <= 1'b0;
        wr_data_t <= 1'b0;
* k% _; Y& P" ?! e' t        rd_data_t <= 1'b0;
9 E/ n; ~* T8 A* N  z        op_done <= 1'b0;
        st_done <= 1'b0;
        op_rd_data <= 1'b0;
        op_rd_ack <= 1'b1;
        mdio_dir <= 1'b0;
        mdio_out <= 1'b1;
    end
    else begin
8 {2 Z/ u4 s! }  `! C" X+ C        st_done <= 1'b0 ;                           
        cnt     <= cnt +1'b1 ;          
        case(cur_state)
            st_idle : begin
                mdio_out <= 1'b1;                     
                mdio_dir <= 1'b0;                     
9 l% A9 N* m5 ^                op_done <= 1'b0;                     
                cnt <= 7'b0;  
                if(op_exec) begin
                    op_code <= {op_rh_wl,~op_rh_wl}; //OP_CODE: 2'b01(写)  2'b10(读)
                    addr_t <= op_addr;
" t- _4 S7 X0 C                    wr_data_t <= op_wr_data;
7 s6 N" f$ b9 @                    op_rd_ack <= 1'b1;
                end     
            end
0 }) ]; k) y4 H! C4 X8 y# V2 z
时钟沿来时，如果状态是st_idle 时，cnt到底是执行cnt  <= cnt +1'b1 还是 cnt <= 7'b0

& |! F2 a" c9 b- P/ K& ?
! J" c' U" |7 u& u7 P9 y- }" J2 A

big_gun

我是用图形化，测试的。在quarterII中

xiaogang1123

执行cnt <= 7'b0，以最新的一次为准