用Verilog设计一个5分频器。

dragongfly · 发表于 2023-2-28 09:52

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用Verilog设计一个5分频器。

Ele_insect · 发表于 2023-2-28 15:26

5分频，奇数分频都可以类似这么做 , 只需要改 div1 和 div2 的参数。 div1为奇数分频除 2 的余数。采用上升延和下降延分别触发不同波形，最后叠加的方式产生奇数分频。

VIC56 · 发表于 2023-2-28 16:02

module div_5clk(
input clk,
input rst,

output  reg clk_out
);

reg [3:0] cnt;

parameter div1 = 1 , div2 = 4; // div1 ＝ 5 / 2-1, div2 = 5 - 1

always@(posedge clk or negedge rst)begin
if(!rst)begin
      cnt<=1'b0;
end
else if(cnt==div2 )begin //div2=3'b100
      cnt<='b0;
end
else
      cnt<=cnt+1'b1;
end

always@(posedge clk or negedge rst)begin
if(!rst)begin
      clk_out<='b0;
end
else if(cnt==div1)begin
      clk_out<=~clk_out;
end
else if(cnt==div2 )begin
      clk_out<=~clk_out;
end
end

endmodule
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