使用同步链处理亚稳态后，仍然可能会出现输入逻辑与输出逻辑不一致的情况吧？？？

purpose_857

在处理亚稳态时，很多资料都是说用同步链（多个D触发器）可以大大降低亚稳态问题，我觉得其作用也就是使得下一级的输入是一个确定状态，但并不一定能保证输入信号与同步链后输出信号逻辑是一致的吧？
3 W8 J; ]! F: Q1 X) J* {这样的话，后一级输入仍然是错误的逻辑状态，那避免不避免亚稳态还有什么意义呢?
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请各位讨论!

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aid4her

我认为D触发器链倒是在做延时的时候可以用到，比如滤波造成两路信号时延不同，为保证两路时延相等可以在时延少的那路引入多个D触发器级联。
若是做同步，只需要一个D触发器在output处就可以了，多个有意义吗？
# Q4 o* h- a+ R, q' z& |延时一个时钟，该是错的还是错的

aid4her

使用多个D触发器会可靠降低亚稳态出现的概率，只是降低，并不是消除，fpga有一个指标好像是MTBF，这个指标表征的就是出现亚稳态的概率可接受的范围。这里说的使用多个D触发器，通常一般是使用2个，使用超过2个的话，效果并不会得到明显改善。
9 S; d1 t5 h* I. L1 Z" M' Z
8 q  N: r" ?0 a& m# Vto wstt：如果是异步电路做同步的话，一个D触发器并不可靠，这个时候也是需要有两个D触发器级联。

Get_W

亚稳态出现的问题，不是不确定D触发器的输出是1还是0，而是输出出现非1非0的逻辑，而且这个问题会传递到下一级的D触发器。