D触发器设计同步计数器

Nain · 发表于 2023-2-24 15:30

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我用DFF设计的异步的，时序很差，根本没法用，怎样设计一个计数器绝对可用的，时序好的。多谢！

replace · 发表于 2023-2-24 17:00

楼主是用什么做的，cpld?fpga?还是74系列?

elephant_ · 发表于 2023-2-24 17:22

这是正常现象，因为你是做的后仿真，DFF都有个参数叫Tco，也就是时钟到输出的延迟，再加上线延迟等其它延迟，最终看到的结果就是数据不是在时钟的边沿变化，而是滞后了一定的时间，这个时间根据不同的器件也不同。如果你是做前仿真就不会出现这种现象了，希望我的解释能让你明白。

purpose_857 · 发表于 2023-2-24 17:25

该来说没有绝对好用的,只要满足你的要求, 即使有毛刺,只要在你采样期间能避免,还是可以认为是好的

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