用HDL描述四位的全加法器、5分频电路。

dragongfly · 发表于 2023-2-20 10:16

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用HDL描述四位的全加法器、5分频电路。

lili_qq · 发表于 2023-2-20 11:11

四位的全加法器
  module    adder4(
input  [3:0]  a,
input  [3:0]  b,
input       ci,
output [3:0]  s,
output    co
);

assign{co,s} = a+b+ci;

endmodule

Dollche · 发表于 2023-2-20 13:17

5分频电路(此处占空比不为50%,3:5）
module div5(
  input    clk,
  input    rst_n,
  input  reg  clk_out
);

always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
      clk_out  <=  1'b0;
      count <=  3'd0;
   end
else if(count == 3'd3) begin
      clk_out  <=  1'b1;
      count <=  count + 1'b1;
   end
else if(count == 3'd5) begin
      clk_out  <=  1'b0;
      count <=  1'b0;
   end
else begin
      clk_out  <=  1'b1;
      count <=  1'b0;
   end
end

endmodule

Crash · 发表于 2023-2-20 13:46

实现奇数倍分频且占空比为50%
module    div7 (
input    clk,
input    reset_n,
output    clkout
);

reg [3:0]  count;
reg       div1;
reg       div2;

//七分频计数器
always @( posedge clk ) begin
if ( ! reset_n )
      count <= 3'b000;
else
      case ( count )
      3'b000 : count <= 3'b001;
      3'b001 : count <= 3'b010;
      3'b010 : count <= 3'b011;
      3'b011 : count <= 3'b100;
      3'b100 : count <= 3'b101;
      3'b101 : count <= 3'b110;
      3'b110 : count <= 3'b000;
      default : count <= 3'b000;
   endcase
end

always @( posedge clk ) begin
if ( ! reset_n )
      div1 <= 1'b0;
else if ( count == 3'b000 )
      div1 <= ~ div1;
end

always @( negedge clk ) begin
if ( ! reset_n )
      div2 <= 1'b0;
else if ( count == 3'b100 )
      div2 <= ~ div2;
end

assign clkout = div1 ^ div2;

endmodule

niubility · 发表于 2023-2-20 14:02

用mulsitim电子实验室可以，学习起来更直观！

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