DDR3板子跑不了高频

CFG

把DDR部分的文件传上来找大师帮你点评哈

yzl624358

学习了，还是多看些DDR规则方面的资料

jimmy

1,拓扑结构有问题，应采用菊花链。板上不是菊花也不是T形。
# [% ?5 T) U. O2,3w没做到
3,误差太大，应控制误差为:数据5mil,地址25mil
4,数据线没有高低位分开

tzljbj

地址线和控制线要有终结电阻。4颗的最好用菊花链拓扑。

honejing

alee_love 发表于 2012-3-16 10:01
在JEDEC标准中DDR3的拓扑结构是fly-by，T型拓扑在amlogic的aml8726-m3中有用到，也是DDR3的，在这个方案中 ...

. O8 f: p- _( y0 P; ~! G有仿真嗎？這種設計應該要用仿真確認才比較理想。
DDR3 用 T 結構，兩顆 DRAM 等長，應該還是可以，不過 Fly-by 會好些吧。
不過不只阻抗控制就好，也要注意傳輸線的匹配。

stevenzhao

DDR3 也不是50 Ohm啊？ Intel的PDG里面DQ、地址等外层是40 Ohm ,内层是38 Ohm。而且差分信号也是用单端50 Ohm来控制的，间距是5mil就可以。仅做参考，最好仿真一下

zhangtao2

首先说下，既然是放上来大家分析，那就不要吝啬的只做截图上来，把文件传上来，大家才能具体的看看分析，截图看不到等长做的如何，第二，布局和走线如此的漂亮是有很深的功力，但频率跑不上去，建议还是在仿真上多下点功夫，JEDEC里面DDR3的走线仿真与眼图，终端阻抗匹配这几个都要进行调试。LAYOUT 这方面基本经验很丰富的话，都可以走线完美，但是其它方面更应该是重点对待。

dzwinner

有可能是软件的问题哦！如果你提到的那几点你都做到了，那么软件就要注意分析下了！我们之前的一款产品就是软件上调整的！

xiaomujie

学习

dzwinner

强烈建议楼主把PCB发上来，问题迎刃而解。怕泄密的话，把其他电路删除即可！再说了，三星DDR我们都看过，你也不要太在意！

xiaoyilong2010

学习下

ppw2005

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part99 发表于 2012-3-16 08:39
看得出来，这是一个layout高手的杰作，走线布局都和规范，提出的问题也很详细，也有比较全的图让人去分析。 ...

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/ p4 [) H$ Q4 x5 h8 y不好说，引影DDR3板子跑不了高频，或数据量大出现问题，有很多地方是要注意的，一是电源带载能力和纹波，能不能满足，具体要测试才好说，二是等长的问题，三是时钟线差分的问题，4是阻抗匹配的问题，以上可能通过测试看波形得出结论.我以前调过有电源载能力和纹波的问题，还有就是阻抗匹配的问题。等长和差分其实是很好控制的，板子规则设置下就好了。以上所有问题可以通过示波器按DDR3通迅协议就可以抓出来，光看板子看不出什么的，具体要实测。

mc516

楼主最后改好了没有啊

yamazakiryuji

感觉地址线最里一根和最外一根应该差很多长度，没看见哪里有绕等长。另外为什么要用圆弧，这样对线间距很难掌控，而且浪费空间。能不能调整下布局，把平行一直线的DDR3做成下图的形状。