RK3399晶体设计要点

cailiu

对于封装电路PCB设计， 请注意1.csytal电路布局应尽可能 接近 RK3399时钟引脚
[size=0.83em]2.使用 4 mils[size=0.83em] 走线并尽可能短[size=0.83em]，以减少走线的泥土电容并[size=0.83em]防止不需要的噪音
3.不能在晶体电路上放置一个ny信号，以避免噪声耦合到晶体电路中
4 h  V4 q) u, e$ U( a4.与水晶在同一层上，应在其周围放置接地环。 接地环连接到相邻的接地层通过 过孔隔离噪声
+ _+ A+ c" S$ r) V( Q6 @4 p, O5.晶体电路下方的相邻层需要完整的接地参考平面，避免被任何其他 信号TRACE分频，有助于隔离噪声并确保晶体稳定 工作
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晶体下要挖空