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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › 电路设计时，什么情况下需要进行信号完整性分析？
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[仿真讨论] 电路设计时，什么情况下需要进行信号完整性分析？

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Roof0102

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1#
发表于 2022-9-27 11:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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timber

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2#
发表于 2022-9-27 11:30 | 只看该作者
当板级信号上升沿时间小于信号传输时延的时候

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Blah
  • TA的每日心情
    开心
    2023-6-2 15:15

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-9-27 13:10 | 只看该作者
    理论上讲当信号上升沿与通道长度可比时就需要考虑信号完整性问题。如果信号速率不高只要控制好阻抗和串扰就好了。+ c6 F2 \. a8 C

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    oponi

    该用户从未签到
    4#
    发表于 2022-9-27 14:46 | 只看该作者
    在输入的时候
    3 r  p/ L: J2 c9 W0 z+ x- B& N

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    ESCAPE

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    5#
    发表于 2022-9-27 15:19 | 只看该作者
    信号完整性其实不是什么新的东西，而是设计PCB这种工作固有的。只不过多年前数字电路刚兴起的时候，由于芯片加工工艺的原因，信号边沿速率很慢，尽管也有信号完整性问题，但是没有明显表现出来而已，但无论如何这个问题是一直都存在的。而当前，由于芯片加工工艺的发展，信号边沿速率越来越快，信号完整性问题越来越明显的表现出来。信号速率高了，这种反应更剧烈而已，速率低可能不明显，但在有些情况下也会出事。如果不懂信号完整性，设计的时候就不注意，一旦出事，就会陷入加班、调试、重复打板、调试的怪圈中。
    - X8 ^: g6 i9 K4 \

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    嚼出西哈范

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    6#
    发表于 2022-9-29 10:26 | 只看该作者
    压摆率比较大、走线比较长的关键信号（比如can、串口、I2C、时钟、RS232等），这些信号如果抖动比较大会影响信号的比特率。还有就是高速信号以及含高速走线比较密的板子。还有一些速率只有几十MHz，但是走线跨分割或者stub很长的信号线

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