降低FPGA功耗的设计技巧

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尽早考虑功耗
　　 您在设计的早期阶段做出的功耗决定影响最大。决定采用什么元件对功耗具有重大意义，而在时钟上插入一个 BUFGMUX 则影响甚微。对功耗的考虑越早越好。
恰当的元件
6 P, j/ G/ v' Y3 t　　 并不是所有元件都具有相同的静止功耗。根据普遍规则，器件工艺技术尺寸越小，泄漏功耗越大。但并不是所有工艺技术都一样。例如，对于 90 nm 技术来说，Virtex-4 器件与其他 90 nm FPGA 技术之间在静止功耗方面存在显著差异， EDA中国门户网站5g h p;u#b y6_ c
　　 然而，在静止功耗随工艺技术缩小而增加的同时，动态功耗却随之减小，这是由于较小的工艺有着更低的电压和电容。考虑好哪种功耗对你的设计影响更大——待机（静止）功耗还是动态功耗。
9 \4 b! e0 V7 Q' r8 v7 {; t: }7 r. M9 w　　 除通用切片逻辑单元外，所有Xilinx器件都具有专门逻辑。其形式有块 RAM、18×18 乘法器、DSP48 块、SRL16s，以及其他逻辑。这不仅在于专门逻辑具有更高的性能，还在于它们具有更低的密度，因而对于相同的操作可以消耗较少的功率。评估您的器件选项时，请考虑专门逻辑的类型和数量。
　　 选择适当的 I/O 标准也可以节省功耗。这些都是简单的决定，如选择最低的驱动强度或较低的电压标准。当系统速度要求使用高功率 I/O 标准时，计划一个缺省状态以降低功耗。有的 I/O 标准（如 GTL/+）需要使用一个上拉电阻才能正常[url=]工作[/url]。因此如果该 I/O 的缺省状态为高电平而不是低电平，就可以节省通过该终接电阻的直流功耗。对于 GTL+，将50Ω终接电阻的适当缺省状态设置为 1.5V，可使每个 I/O 节省功耗 30 mA。
  D& i8 P) t" `/ l2 q, Q# h  E数据使能
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9 f" g; e* z9 I, A$ b2 |' [) d　　 当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能。进一步来说，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换，如图 1 所示。红色波形表示原设计；绿色波形表示修改后的设计。
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时钟管理
! _# ]0 G, P. l" C1 s0 @　　 在一个设计的所有吸收功耗的信号当中，时钟是罪魁祸首。虽然一个时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12% ~ 15%）。此外，时钟的扇出一般也比较高——这两个因素显示，为了降低功耗，应当认真研究时钟。

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降低FPGA功耗可是热门话题