[Cadence Sigrity] 钩选终端电阻后怎么分组

lookzoo8 · 发表于 2022-6-23 14:11

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POWER SI -ERC-Trace Imp/Cpl/Ref Check 彷真DDR未端地址信号接了电阻。设置发与收电阻钩图1 ，下一步出现，每个信号都要对应所有信号。只截图A0 与 A1。如果要分组，是否随便选择网络，只要不重复就行。图2

521li · 发表于 2022-6-23 17:20

Cadence仿真我也正在学习

爱xingxing · 发表于 2022-6-24 14:40

521li 发表于 2022-6-23 17:209 ^1 n1 O$ ?4 b4 J# ^
Cadence仿真我也正在学习

我也是，感觉有点难入门，有没有比较好的教程资料分享一下？

lookzoo8 · 发表于 2022-6-28 17:14

爱xingxing 发表于 2022-6-24 14:40, N2 d% ^7 q/ F! J; J% r
我也是，感觉有点难入门，有没有比较好的教程资料分享一下？

我们要报砖学习。单打不行

爱xingxing · 发表于 2022-6-29 18:09

lookzoo8 发表于 2022-6-28 17:14
/ |6 B, _* s( m5 {; b我们要报砖学习。单打不行

好啊，组队

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[仿真讨论] [Cadence Sigrity] 钩选终端电阻后怎么分组