求助：关于QuartusII中的时延问题

Jerry_zjnb

本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
2 h8 h) |# a8 V: w4 B譬如：
2 B; G/ b6 a/ d$ O6 i$ kmodule MyAnd(out,in1,in2);
3 u! C: A# J) q1 j. k5 z. ?        output out;
        input in1,in2;
( O) F) {; H0 W& P2 H        assign out=in1&in2;
, E; o/ W8 L( r* t8 pendmodule
+ }/ K: C0 N. o" M$ e4 ^5 M语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。

' N* A, d# L3 @+ D但是我自己设置了时延
譬如：
) @5 o8 i. P! G& U, x( f`timescale 1ns/1ns
module MyAnd(out,in1,in2);
        output out;
        input in1,in2;
        assign #20 out=in1&in2;
endmodule
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
2 N# K. Y: c' C7 o求牛人指教，万分感谢！

Jerry_zjnb

难道这个板块没人吗？？