在PADS Logic转到LAYout中怎么检查电气性是否正确和匹配

铁神

在pads Logic中怎么检查电气信号。通过什么方式像protel99中那样显示出来电路是否连接正确（电气连接线是否完好和元件PCB封装是否正确），笔者遇见画好原理图转入PCB时，不知怎么检错，而且自己画好的封装导入到PCB中找不到器件？

铁神

各位高手指教，在acsii文档中的显示
7 _: L" O1 h/ n" Y( d/ b' U*Part name not found U1
C9.2 C7.2 C6.2 U1.7 U1.9
*Part name not found U1
R21.2 Q6.C D16.K U1.5
6 h; @9 G; j3 B/ z9 r' o5 P/ G7 C*Part name not found U1
* |, @5 Y7 w# Q* |; cR21.1 R22.1 U1.8 U1.10
*Part name not found U1
; q8 q6 Z6 O8 Q% l: h# F( yQ2.C D8.K R9.2 U1.2
*Part name not found U1
& ~: U& K7 |+ R' v: UQ3.C D10.K R12.2 U1.3
*Part name not found U1
) ^$ L; H9 F  T) U8 t: R  v( {% j" [Q4.C D12.K R15.2 U1.4
1 R  G% q9 T: G- F8 _/ @*Part name not found U1
R18.2 Q5.C D14.K U1.6
*Part name not found U1
Q1.C D6.K R2.2 U1.1
* z& N: ~# B2 a; |: C**INPUT WARNINGS FOUND**
在原理图是中bom中有U1器件（自作的10P排针），导入到Layout中就没有U1的影子？
求解！多谢

jimmy

1,logic生成网表后,导入PCB时,会提示相关的错误.
) \! b. d# k9 R' F4 k2,找不到封装,是库路径没有指定好.FILE->LIBRARY

铁神

jimmy 发表于 2011-9-6 10:37
, {, Z( i# M3 e# G) r0 o! M2 m1,logic生成网表后,导入PCB时,会提示相关的错误.
2,找不到封装,是库路径没有指定好.FILE->LIBRARY

1、会提示相关的错误，是怎么检查！
2、这个封装是我在制作Logic元件库的时候配对加载进去

jimmy

1,你在PCB界面,导入asc时,软件会自动弹出相关的信息
2 e4 o1 C- L/ q% V( v2,你在PCB软件这里也是要将对应的库加载进来的.

铁神

jimmy 发表于 2011-9-6 10:51
) _7 k% l" c. r- |( `9 S1,你在PCB界面,导入asc时,软件会自动弹出相关的信息
% [! |. p. H% z; m; U3 R8 Q  e2,你在PCB软件这里也是要将对应的库加载进来的.

多谢版主{:soso_e183:} ，问题解决了，我加载的库没有没有在同一个路径下面

jimmy

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