有没有人设计过4片DDR的？

dzwinner

最近设计了一款4片DDR的产品，感觉最难的就是地址线了，大家说一下用router如何设计这类走线？
' _. o1 x- @4 _% M% m我在设计时length 指示的是trance的长度，而不是pinpair的长度，感觉很不方便，大家有没有什么好方法，或者告诉我如何在router里只指示pinpair的长度？

lxizj

1.地址线你可以考虑做成 T+菊链的形式。我最近画的四片DDR的板子，就是这么做的。DDR1-DDR2-CPU-DDR3-DDR4。
2.router也可以看pin pair，跟layout一样。把项目管理器点开，net那个地方。

dzwinner

lxizj 发表于 2011-8-16 16:24
1.地址线你可以考虑做成 T+菊链的形式。我最近画的四片DDR的板子，就是这么做的。DDR1-DDR2-CPU-DDR3-DDR4。 ...

谢谢指点，兄弟可不可以把PCB 放上来给我学习学习啊？当然你可以把其他电路删除一些，防止泄露公司机密哈！

lxizj

dzwinner 发表于 2011-8-17 09:48
谢谢指点，兄弟可不可以把PCB 放上来给我学习学习啊？当然你可以把其他电路删除一些，防止泄露公司机密哈 ...

! E& n  V% @0 Y5 R8 r4 y DDR3_4x8bit_6Layer_V1.1 20110623.rar (164.98 KB, 下载次数: 1320)

2011-8-18 14:30 上传

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附件是4片8位DDR3的板子，你可以参考下
3 c, d: a. a% G5 X/ e' dPS: PADS2007版本的

caiyongsheng

楼主可以注意自己的是ddr,ddr2 or ddr3哦。因为他们所使用的拓扑结构是不一样的。
; C# ^6 C& i$ i% w( N- yddr,ddr2使用T形拓扑,ddr3用fly-by,即所谓的菊花链状的拓扑结构，如下图所示：
3 ~1 _7 l5 ]: Q' V2 P$ H: {1 W

1_home

这里好人就是多啊

dina8561900

谢谢楼主分享！

dzwinner

caiyongsheng 发表于 2011-8-18 17:48
% Z0 W) y8 k. y. y楼主可以注意自己的是ddr,ddr2 or ddr3哦。因为他们所使用的拓扑结构是不一样的。
9 a0 H% c, n& U4 ]+ Vddr,ddr2使用T形拓扑,dd ...

我是DDR2的，就是T 型拓扑，DDR3还没设计过。

dzwinner

lxizj 发表于 2011-8-18 14:31
附件是4片8位DDR3的板子，你可以参考下
" V# s. G$ Z) K5 sPS: PADS2007版本的

& D" R+ `: x/ o0 \: \
谢谢你的PCB文件，我看了下，很漂亮。DDR3的，单面摆件。走线很美观，看着就是一种享受！呵呵！
不过还是有一些问题，希望多交流共同学习。
/ f) u% m, o( W& g# ~1、这款DDR3 有调试过吗？能跑起来吗？
: W) ~) u! k5 D& B2、几组DQS 和时钟线都没有严格按照差分线来走，差分的两根线没有等长，是不是DDR3不严格还是楼主没来得及优化？
; _$ C4 _' K) ~# {  n3、楼主是纯手工在router下画的吗？ 在调整地址线长度的时候你是怎么做的？
如图A11 和A5是不一样的走线方式，过孔数不一样，这样没关系吗？
A5
A11
我截了2个图片就是地址线A11和A5的，上面每一段trance我都标记了一个数字。我有些疑问
$ d: H5 N! Q9 @1、比如A11中的走线，我理解的等长是保证 1+3=1+2，1+3+4=1+2+5 ，然后其他DDR3的PIN出来的那一小段走线4片DDR3都等长！
% A- g0 |2 m5 k" V4 c) q) ?2、A11与其他的地址线如何等长，是网络等长还是 pinpair等长？即上图中的 1+3=1+2    1+3+4=1+2+5？
' z* C5 g$ C" y6 M
: T) b$ C# `+ u) V
重点来了：如果我理解没错的话，那么在软件里需要怎么做才能更方便处理这些等长？如果靠自己手画，去计算就有点太麻烦了，这是我最想知道的！

dzwinner

% H) V! M, r; n: A- Q
截图太难搞了，我语言表达又不好！搞死人了！
2 b' y  T; u! Q. h
$ W# g, h" `6 V% I! N8 i. E8 z

dzwinner

/ A' ]& ?6 c% M) _: w" G9 f搞图片把我搞的头大了2倍，一点心情都没了！

con12345

1 ~* |! b$ k/ ~) B; t
图怎么都显示不出来啊？
# L+ w/ Z" |/ U$ {/ l看不到，很费劲

lxizj

dzwinner 发表于 2011-8-19 14:49
& F, a- u6 I8 [2 m8 ~$ f* r谢谢你的PCB文件，我看了下，很漂亮。DDR3的，单面摆件。走线很美观，看着就是一种享受！呵呵！
5 B. S4 \/ S( n3 H  a$ z不过还 ...

; j4 T4 S) C$ u; j8 y) z5 W1、这款DDR3 有调试过吗？能跑起来吗？
答：已经调试过了，最高是可以跑到530MHz左右，但是想跑稳定不死机的话，大概只能跑到500MHz左右，具体的测试报告我还没收到。

2、几组DQS 和时钟线都没有严格按照差分线来走，差分的两根线没有等长，是不是DDR3不严格还是楼主没来得及优化？
- B& g$ }- Y( l1 v答：DQS的话，是根据数据组等长，并不是完全等长。比如DQS0是与DQ0-DQ7等长，DQS1与DQ8-DQ15等长，但DQS0与DQS1本身并不等长。
, G  f2 A7 o' V至于时钟线的话，是因为主控的问题，在IC设计上，如果想要稳定的话，CLK必须比ADD，CTRL长1100-1300mil左右。这个跟具体芯片有关系，并不是通用的。

3、楼主是纯手工在router下画的吗？ 在调整地址线长度的时候你是怎么做的？
8 J9 P' P, b( A* w6 I- p4 x. t1 s如图A11 和A5是不一样的走线方式，过孔数不一样，这样没关系吗？
答：首先，是纯手工布线的，通过计算pin pair的长度来调整地址线长度。
8 o- Y$ e- T! |* Q其次，A11比A5多了两个过孔，长度上虽然匹配，但事实上考虑了叠层换层部分走线后，其实长度是有些差别的。但是问题也不是很大，因为从延时上来看，大概相差了6ps。我看到的资料中，信号线时延差在+-10ps内都是可以接受的。
7 ]- |1 b! w" g0 h2 e8 {5 d
, E& W, }9 F6 F% ]' w
$ j, Y" u2 h. h4 z0 j
2 {- Q6 H8 \0 B$ |1 N+ j5 r7 Y4.我截了2个图片就是地址线A11和A5的，上面每一段trance我都标记了一个数字。我有些疑问
答：我看不到图片，但大致知道你问的是什么。我的拓扑是U12-U14-U1-U15-U13.我保证的是U14-U1-U15等长，然后尽量保证U12-U14与U15-U13等长。是pin pair等长，不是网络。

重点来了：如果我理解没错的话，那么在软件里需要怎么做才能更方便处理这些等长？如果靠自己手画，去计算就有点太麻烦了，这是我最想知道的！
/ Z& {+ t- L; Q) U& b" a5 o/ p答：这个其实比较无奈，我现在就只是靠手画，手动计算，还没有其他方法。如果以后有其他简单的办法，我们可以再讨论。

dzwinner

lxizj 发表于 2011-8-19 18:18
1、这款DDR3 有调试过吗？能跑起来吗？
. X1 q7 c( p- A% Q8 f答：已经调试过了，最高是可以跑到530MHz左右，但是想跑稳定不死 ...

* |0 `) m" s% Z1 m: O恩，了解了！看来路还很长，一起加油吧！

毒女

我看到4个DDR  地址线走成是这样 就笑了.