System SI PCIE 差损总是大于最低标准

davidyan · 发表于 2021-10-19 16:19

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如题！在用模版仿真时发现插损总是在最低要求之上，而且手册里也确实有最低插要求。是否非要满足这个插损要求？

davidyan · 发表于 2021-10-19 16:27

本帖最后由 davidyan 于 2021-10-20 16:26 编辑

@dzkcool 召唤大神是否可以只看总最大损耗满足要求即可。

jxdzxd · 发表于 2021-10-19 19:20

dddddddddd

lock_lilu · 发表于 2021-10-20 09:59

出色的计算，可能是错误的 PCB 结构

briantseng · 发表于 2021-10-20 14:19

不滿足出了問題找誰?

davidyan · 发表于 2021-10-20 16:07

lock_lilu 发表于 2021-10-20 09:59# n0 |1 o; a: Y- ?' T; i @/ V# Y
出色的计算，可能是错误的 PCB 结构

PCB结构应该是没问题的。。。

guorui328 · 发表于 2021-10-20 17:10

遵从仿真结果

wu6886 · 发表于 2021-10-21 09:14

看看................

davidyan · 发表于 2021-10-21 09:43

guorui328 发表于 2021-10-20 17:10:24
* o9 W+ e- T7 T1 V$ \& a: G遵从仿真结果

降低差损的办法只有拉长走线了…..

dzkcool · 发表于 2021-10-21 10:15

不满足的话会有设计风险

849888913@ · 发表于 2021-12-10 16:33

插损不是越小越好吗

davidyan · 发表于 2021-12-21 13:27

849888913@ 发表于 2021-12-10 16:33- B' |2 H0 ~1 Z$ o- g
插损不是越小越好吗

不是的，有些并不是越小越好

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