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楼主: matice
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前几天看了一个ddr的pcb布线,感觉很不规范,不过居然是厂家推荐的

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该用户从未签到

16#
发表于 2008-9-23 17:26 | 只看该作者
登场桑主要市委了 信号完整性考虑  产品关键要看在恶劣工况的工作情况比如高温60  湿度90%  这样的环境你的产品还能常识见闻顶工作吗

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17#
发表于 2008-10-30 09:33 | 只看该作者
我认为最好安装规范来做。

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18#
发表于 2008-11-2 11:09 | 只看该作者
还是要看实际效果的!!

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19#
发表于 2008-11-9 13:50 | 只看该作者
规范在那里?1 i. ^6 ]* K6 c3 T
呵呵!

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20#
发表于 2009-1-15 09:30 | 只看该作者
我是来学习的

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21#
发表于 2009-2-24 10:16 | 只看该作者
成本和等长有什么关系?为了省几个匹配电阻的钱?也可用等长把匹配电阻做掉,但不意味着不做等长阿。
* F' |* i& w5 Ncmos 发表于 2008-6-13 10:28
; E, C8 v, a2 n$ ]: s/ c6 V0 E
做了阻抗控制,PCB制板成本就上去了。

该用户从未签到

22#
发表于 2009-2-25 11:46 | 只看该作者
规范不是一成不变的,技术的更新规范也会随之更新

该用户从未签到

23#
发表于 2009-3-4 15:36 | 只看该作者
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

该用户从未签到

24#
发表于 2009-3-4 15:37 | 只看该作者
21# routon , X# y  |0 w3 I: W& L3 z
  x4 ?3 j9 f7 S- @0 H& U
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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25#
发表于 2009-4-10 13:13 | 只看该作者
要不楼主可以看看freescale提供的资料

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26#
发表于 2009-8-6 10:16 | 只看该作者
5# cmos
3 ^5 |7 K. ]. t3 J8 ?2 [  O5 i+ H" e说的在理也!!!!!

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27#
发表于 2009-8-11 13:47 | 只看该作者
进来学习的,呵呵

该用户从未签到

28#
发表于 2009-8-21 23:28 | 只看该作者
1 没有匹配
3 i1 J" g) S4 V+ j/ L2 没有严格差分
+ j4 y# G5 v0 C7 o3 v; }3 没有严格等长,没有蛇形线。
* Q( n) g- f0 L% a4 菊花链拓扑
& F+ t# M1 ^% s
; ~/ `! j# j& [& C; _% K( n# @还是处理器的厂家给的参考布线,大家讨论一下,这也行吗?
; s% A! c  g1 T2 k% Hmatice 发表于 2008-6-4 10:22

9 k3 Y* n; c- ]  X1. ddr有on die termination,如果芯片可以容忍阻抗不匹配造成的反射,没必要在板上做匹配
- a% l" _; L$ T$ G" p2.松耦合没问题
3 x4 t/ G) E/ f; y/ i# N8 n3.完全没必要等长8 Q* \4 K6 K; E! N( L
4.完全可以用

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29#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧7 l( j1 Y+ g1 l) \
! G, h+ Z9 u( B! ^: q* J6 g, I% g- v

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30#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧! k9 s. i' N% W: m
! M3 D* P: G) K" G- v: j, ?7 c
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