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[Cadence Sigrity] Sigxporler仿LVDS的结果

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1#
发表于 2011-6-29 07:47 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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- z& N. X0 {( X
0 w; Q  Z) z, l3 o- v大家好:
& B3 ~3 o- R0 j, ]上面是我用Sigxporler仿的LVDS的波形,不知道为什么波形的高电平和低电平时都有一个“突起”。
1 J% ^/ a7 b1 c- ?& t! x请问大家这个“突起”是怎么产生的?是模型内部的问题么?$ r: I( k" P$ e! j
0 z0 Q2 W9 ]* C$ q3 W
由于这个topology很简单,没有别的东西,而且这个“突起”也不像overshoot。
! r' h5 F% u3 d  T谢谢!
/ O, }$ b  K- R

该用户从未签到

2#
发表于 2011-6-29 20:09 | 只看该作者
突起波形只要不超过芯片的阈值电压就没没什么问题,如果发生过冲现象可以通过阻抗匹配来抑制过冲。你去查查你使用的芯片阈值电压是多少。

该用户从未签到

3#
发表于 2011-7-1 19:54 | 只看该作者
基本来看问题不大,过冲不超过10%就行了。。。
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