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[Cadence Sigrity] sigrity TDR仿真

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发表于 2021-9-3 16:40 | 只看该作者回帖奖励

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本帖最后由 1158592269 于 2021-9-3 16:43 编辑

最近在做sigrity TDR仿真时，总是遇到问题，
Failed to generate TDR/TDT circuits for circuit: J3 and layer:signal$TOP No Negative Terminals
这个到底什么意思，不是很明白，请教，如何修改

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发表于 2021-9-3 17:35 | 只看该作者

大神快来帮忙哇

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TA的每日心情

	开心 2024-2-21 15:59

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3^#

发表于 2021-9-4 18:58 | 只看该作者

看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查与分析

点评

教程发一下出来详情回复发表于 2021-9-6 09:03

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发表于 2021-9-6 09:03 | 只看该作者

dzkcool 发表于 2021-9-4 18:58# p3 G5 F5 Z: H# E j
看提示的意思是你少了负端口，建议你参考一下学堂的《信号完整性仿真实训营》第二节TDR/TDT特征阻抗的检查 ...

教程发一下出来

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TA的每日心情

	开心 2024-2-21 15:59

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[LV.8]以坛为家I

5^#

发表于 2021-9-6 13:01 | 只看该作者

EDA技术公社微信公众号里面有

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楼主| 发表于 2021-12-28 16:42 | 只看该作者

你没有看到吗？让你花钱

，都掉钱眼里去了

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发表于 2021-12-28 23:02 | 只看该作者

?jiejueleme

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发表于 2022-1-7 13:18 | 只看该作者

打开软件help文档，看看对应章节就知道了

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