spb16.5破解失败N次，求解！

dirkyu

楼主很耐心，今天又试了一次，还是不行。

wangxs_song

我也失败了N次，下班时成功了！
! [7 \' @( ?) H+ t我发现自动生成的lic里面的 HostName 不是“我的电脑"里的名字，改了之后还是不行！
后来有发现“环境变量”里的“系统变量”里的 “5280@HostName"也不一样，
最后将lic的HostName和系统变量的HostName修改一致后，就ok了！

dirkyu

LS,你说的这个hostname，我一直是对的，和这个原因无关。

zwg73

crack_all.rar (588.94 KB, 下载次数: 144)

2011-5-31 23:25 上传

点击文件名下载附件
下载积分: 威望 -5

SPB16.5基于pubkey1.30修正破解方法
. p9 t( o" v/ \! {3 C关键步骤：
+ N5 K: i0 ], v1 v9 G' k（1）使用LicenseManagerPubkey.bat 破解K:\Cadence\LicenseManager中的三个文件！
实际命令为：
+ V1 ^' l) f# ~$ npubkey1.30 -d cdslmd -y cdslmd.exe
" m7 M4 E6 F9 D7 y3 {  e% `( Apubkey1.30 -d cdslmd -y CKOUT.exe
pubkey1.30 -d cdslmd -y LicenseServerConfiguration.exe
+ {, o& ]0 R0 }: }( p; F$ j0 ^- x
5 {' k3 s0 L; d( u（2）使用ToolsPubkey.bat 破解 K:\Cadence\SPB_16.5\tools下的所有相关文件！
实际命令为：
pubkey1.30 -d cdslmd -y


（3）使用LicGen.bat 生成本机的授权文件：
lmcrypt_cadence.exe -i src.lic -o license.lic
其中src.lic是你自己按照pubkey要求修改的lic文件，src.lic文件里面this_host为计算机的名字(压缩包里面是PowerPC-PC，自行改)
5 A2 ^1 K2 h; N9 S  ?# q( N6 v
  K/ O1 Q7 r8 i( |7 S3 [* S+ N
' s% }/ t9 d6 A（4）然后运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe，将生成的license.lic加入，成功！

zwg73

破解SPB16.5成功！
1 c# J: T6 j3 M, P6 r* [' ]
  _: r* E9 J0 S- H
  w+ }. u' T- R6 Q运行K:\Cadence\LicenseManager\LicenseServerConfiguration.exe 配置程序时，提示如下：

- Cadence License Server restarted successfully with the new license file 'K:\Cadence\LicenseManager\license.dat'.
7 \9 u8 V+ c* }, h
# a! R! i: w  {$ {) c, g- The new license server setting '5280@3C68B4367E914FC' was successfully added to your CDS_LIC_FILE license path environment variable.



==============================================================================
8 L5 [3 k( {& [" z5 C" gdebug.log
4 W  u5 T! J2 `% s" A==============================================================================


$ |3 Z6 G5 F' R8 s
$ V/ |. p! n1 c0 Q! Q( G0 e
# A6 C$ @0 T+ A# A4 d9 _4 B22:01:30 (lmgrd) -----------------------------------------------
! V* i' w$ c/ f: I7 W
22:01:30 (lmgrd)   Please Note:

; k$ r# p1 R0 |) B% u" H0 @6 ?22:01:30 (lmgrd)

( i# ]% Y$ b: X% G22:01:30 (lmgrd)   This log is intended for debug purposes only.

" `4 |& [; {; h  r' @& m! ^8 ]22:01:30 (lmgrd)   In order to capture accurate license
" `+ m# ?" B' y& S. {
  z$ m; `' p- A% N; T+ {22:01:30 (lmgrd)   usage data into an organized repository,

6 U+ s: R9 j' z$ A22:01:30 (lmgrd)   please enable report logging. Use Flexera Software, Inc.'s

) b5 G* w0 L3 l, t22:01:30 (lmgrd)   software license administration  solution,
1 Q3 ]' ]1 o, V: M  r
22:01:30 (lmgrd)   FLEXnet Manager, to  readily gain visibility

4 v+ y* U4 }: |& d6 e6 Q22:01:30 (lmgrd)   into license usage data and to create
1 G) o' _. D* A, _" a1 ~) s
3 ]# t* Z' V1 J22:01:30 (lmgrd)   insightful reports on critical information like

22:01:30 (lmgrd)   license availability and usage. FLEXnet Manager
0 L7 @' h' w! Z! {
7 k4 v! W+ B& Y22:01:30 (lmgrd)   can be fully automated to run these reports on
9 k! e: {" I% O; H) o2 f
$ S% P& }$ Y, i* |" u9 j. A$ W22:01:30 (lmgrd)   schedule and can be used to track license

22:01:30 (lmgrd)   servers and usage across a heterogeneous
1 _. F* r" f1 U5 l& `7 Q2 M
& a% {4 E( L' ^' Z- E/ M. L8 k* q22:01:30 (lmgrd)   network of servers including Windows NT, Linux
! S7 F4 S6 c# z2 K0 \# i
1 Y$ ]# H" q6 G6 u/ m$ n22:01:30 (lmgrd)   and UNIX. Contact Flexera Software, Inc. at

5 y3 z0 V1 L5 j" Y22:01:30 (lmgrd)   www.flexerasoftware.com for more details on how to
4 w7 Q* j0 G. e1 w
% O/ o9 S/ w9 F% S22:01:30 (lmgrd)   obtain an evaluation copy of FLEXnet Manager
5 U. u' g; I6 ^( @' B7 S" M/ T
22:01:30 (lmgrd)   for your enterprise.
) ~1 M7 P0 Y' c/ t; r7 |! G
22:01:30 (lmgrd)
4 {  {$ l6 g. S
+ i2 l6 x  M: H! P& D) ~22:01:30 (lmgrd) -----------------------------------------------
& F  c) [/ m  }( ^: g# ]
22:01:30 (lmgrd)
8 U6 l  z) J- o7 H7 a1 z  a/ ?
! l  a  |+ F# ~22:01:30 (lmgrd)
3 Q' H1 V: J% ~, A* u$ c
* [6 Q' c8 [( h6 a8 h22:01:30 (lmgrd) pid 3100
' N2 c) R8 F+ D& Z3 I+ R
5 f+ {0 I; W8 P1 d8 [3 e22:01:30 (lmgrd) Done rereading

22:01:30 (lmgrd) FLEXnet Licensing (v11.9.1.0 build 89952 i86_n3) started on 3C68B4367E914FC (IBM PC) (5/30/2011)

22:01:30 (lmgrd) Copyright (c) 1988-2010 Flexera Software, Inc. All Rights Reserved.
" w7 j) j% \/ z/ d
7 ?& o* ^/ x5 p" S+ {3 C0 _22:01:30 (lmgrd) US Patents 5,390,297 and 5,671,412.
; f8 f5 S$ b# ^, C/ V
5 g+ G; ^0 O5 X2 h( W+ W* o22:01:30 (lmgrd) World Wide Web:  http://www.flexerasoftware.com
, ]) l) Q' V, V
22:01:30 (lmgrd) License file(s): K:\Cadence\LicenseManager\license.dat

; B& e* t$ h3 Q8 G22:01:30 (lmgrd) lmgrd tcp-port 5280

6 {0 p6 b; [' c9 u% ^4 M22:01:30 (lmgrd) Starting vendor daemons ...

22:01:30 (lmgrd) Started cdslmd (pid 2772)

/ A: [4 K7 {4 P% v9 I  c9 O4 `22:01:31 (cdslmd) FLEXnet Licensing version v11.9.1.0 build 89952 i86_n3

22:01:31 (cdslmd) WARNING Set environment variable cdslmd_ENH_RECORDS=1 to enable ENH records usage logging enhancements
" k# x; V2 H3 V1 ~
. D( {3 n2 W/ ?/ ?. f8 m  L# `22:01:33 (cdslmd) Using options file: ".exe"

22:01:37 (cdslmd) Server started on 3C68B4367E914FC for:        100               
! G% T- G2 K/ I& S0 G7 Y7 Y
22:01:37 (cdslmd) 111                11400                12141               

22:01:37 (cdslmd) 12500                14000                14010               

% y; M: C& w' R& b, a22:01:37 (cdslmd) 14020                14040                14101               

9 u9 R* G% x' H8 f6 P! P22:01:37 (cdslmd) 14111                14120                14130               
2 S; a7 \2 w/ ^6 n# Q
8 W( k, T' w  `% i22:01:37 (cdslmd) 14140                14410                200               

22:01:37 (cdslmd) 20120                20121                20122               

" p% U, A! U9 R22:01:37 (cdslmd) 20123                20124                20127               

; ^3 D# P# O/ G& A22:01:37 (cdslmd) 20128                20220                20221               

22:01:37 (cdslmd) 20222                20227                206               
% K8 z3 B. e% G* R" v' n" k4 u" t6 {
22:01:37 (cdslmd) 207                21060                21200               

, V! h% f8 F3 N5 x22:01:37 (cdslmd) 21400                21900                21920               

22:01:37 (cdslmd) 22650                22800                22810               

2 s2 d0 R- r0 a  b8 D" m2 B22:01:37 (cdslmd) 24015                24025                24100               
; \$ ?; u7 G! D! n: z" }1 \+ y/ j
- i! K% e, @, T+ s22:01:37 (cdslmd) 24205                250                251               

, d. y9 @3 D2 L+ X; d22:01:37 (cdslmd) 26000                274                276               

" }6 ^8 E  X& R3 D+ D22:01:37 (cdslmd) 279                283                300               
8 X# d! S' J: g$ L& g
22:01:37 (cdslmd) 305                312                314               

5 u0 ?( U* I& c+ x& n3 \2 c22:01:37 (cdslmd) 316                318                32140               

22:01:37 (cdslmd) 32150                32190                322               
& K4 J$ x" O5 n4 m8 l8 \! j
2 Q' V! W+ h' n2 m# [+ _$ P22:01:37 (cdslmd) 32500                32501                32502               
; U7 f: G" W8 D/ I0 I
$ G5 j  l# i# w' b- a9 {: y+ E6 Q2 h; a22:01:37 (cdslmd) 32510                32550                32600               
6 t6 {4 [7 L8 o
22:01:37 (cdslmd) 32610                32620                32630               

22:01:37 (cdslmd) 32640                32760                33010               
8 D7 L( H5 w! Z; J" D
22:01:37 (cdslmd) 33301                336                34500               
6 e# H8 @( }  l1 ?, V6 m
22:01:37 (cdslmd) 34510                365                370               
) Y! a* G; t/ D) e" a7 @
) u4 D. n( W, e; U4 h: K* v1 V22:01:37 (cdslmd) 371                37100                373               

$ l7 p' Z' s+ F8 q9 y9 T  G& |0 y22:01:37 (cdslmd) 40020                40030                40040               

22:01:37 (cdslmd) 40500                41000                50000               
4 D8 C3 ^5 x+ X! |! f
, o' ?. k' q1 Y5 w22:01:37 (cdslmd) 50010                501                50110               
) S9 v. P. F( M! D
' c% `) ]3 x% ~, J22:01:37 (cdslmd) 50200                51022                51023               

# @) }! E  t1 x6 F' V9 x* }1 O2 b22:01:37 (cdslmd) 51060                51070                51170               
: \/ ^) K9 h3 h
22:01:37 (cdslmd) 550                570                61300               
2 k) S5 |9 J/ Q) _- F/ G
22:01:37 (cdslmd) 61400                920                940               

22:01:37 (cdslmd) 945                950                960               

22:01:37 (cdslmd) 963                964                965               
8 }2 c( M" f: `% @) q
# n8 {, m6 _" o5 K0 G3 k22:01:37 (cdslmd) 966                972                974               
" I; ~  I7 y' {: z
22:01:37 (cdslmd) 991                994                995               

22:01:37 (cdslmd) ABIT                ALL_EBD                AMD_MACH        
! B+ u& D  v' t2 T$ c
: y7 ^- S5 `* ?1 B1 b( Z22:01:37 (cdslmd) AMS_environment ANALOG_WORKBENCH APD               
% v" n$ {1 G1 T1 S+ {
22:01:37 (cdslmd) APR-HPPA        AWBAA                AWBAdvancedAnalysis
6 m; e) t2 _$ f& j$ r2 z4 H
22:01:37 (cdslmd) AWBSimulator        AWB_BEHAVIOR        AWB_Batch        

22:01:37 (cdslmd) AWB_DIST_SIM        AWB_MAGAZINE        AWB_MAGNETICS        
$ ~" ?5 q; U" B3 b
$ w3 h* c9 f6 `. {22:01:37 (cdslmd) AWB_MIX                AWB_PPLOT        AWB_RESOLVE_OPT
( j" y' e# s" d3 Y1 E/ \/ g
4 N8 b- ~7 K# Z8 v22:01:37 (cdslmd) AWB_SIMULATOR        AWB_SMOKE        AWB_SPICEPLUS        
+ X9 ~8 X7 M! B5 `& h, N
22:01:37 (cdslmd) AWB_STATS        Advanced_Package_Designer Advanced_Pkg_Engineer_3D

" K, o- n2 X- v  d% s22:01:37 (cdslmd) Affirma_3rdParty_Sim_Interface Affirma_AMS_distrib_processing Affirma_NC_Simulator
; N6 w6 q( {! ~" v1 z( O% k
" l& j6 j% ~6 }! X; i- ?- G& z( ]22:01:37 (cdslmd) Affirma_RF_IC_package_modeler Affirma_RF_SPW_model_link Affirma_accel_transistor_sim
+ @# c/ z5 n1 t) }1 f" }- Q; c0 ^
22:01:37 (cdslmd) Affirma_advanced_analysis_env Affirma_equiv_checker_prep Affirma_equivalence_checker

22:01:37 (cdslmd) Affirma_model_checker Affirma_model_packager_export Affirma_sim_analysis_env
! p( y" l$ {2 q
22:01:37 (cdslmd) Affirma_trans_logic_abstracter Allego_design_expert AllegroSLPS        
6 J+ v6 H' s2 d6 b
8 I. w2 g# u' H& X22:01:37 (cdslmd) Allegro_CAD_Interface Allegro_Design_Editor_620 Allegro_Designer
9 K# s4 Z9 a/ r) ^: z; A' ]
22:01:37 (cdslmd) Allegro_Designer_Package_620 Allegro_Expert        Allegro_Librarian

22:01:37 (cdslmd) Allegro_PCB        Allegro_PCBSI_Backplane Allegro_PCBSI_Performance

22:01:37 (cdslmd) Allegro_PCBSI_SParams Allegro_PCBSI_SerialLink Allegro_PCB_Design_230
$ n5 p; ~5 h- B8 ^0 T2 U7 C2 \- W
& h# b2 g, t8 @2 }3 @* I22:01:37 (cdslmd) Allegro_PCB_Design_620 Allegro_PCB_Design_GXL Allegro_PCB_Design_Planner

8 b- D1 L( s3 @, z% f" a22:01:37 (cdslmd) Allegro_PCB_Editor_GXL Allegro_PCB_Global_Route_Env Allegro_PCB_Intercon_Feas
# N; e$ l+ w+ F4 K5 H3 e9 n
9 l- {9 E$ H0 d8 M22:01:37 (cdslmd) Allegro_PCB_Intercon_Flow_Desn Allegro_PCB_Interface Allegro_PCB_Partitioning

  @2 D" o: m9 N3 H- t22:01:37 (cdslmd) Allegro_PCB_RF        Allegro_PCB_Router_210 Allegro_PCB_Router_230

% _' |/ n& o4 J5 q% O4 H  C22:01:37 (cdslmd) Allegro_PCB_Router_610 Allegro_PCB_SI_230 Allegro_PCB_SI_620

22:01:37 (cdslmd) Allegro_PCB_SI_630 Allegro_PCB_SI_630_Suite Allegro_Package_620
2 s# d" Z, [1 Z, D/ l1 `9 ?. R
% H( f% u. z; |. {22:01:37 (cdslmd) Allegro_Package_Designer_620 Allegro_Package_Designer_XL_II Allegro_Package_SI_620
5 z/ n+ B5 ~9 ?# ~
22:01:37 (cdslmd) Allegro_Package_SI_620_Suite Allegro_Package_SI_L_II Allegro_Packager_Designer_620

22:01:37 (cdslmd) Allegro_Performance Allegro_Pkg_Designer_620 Allegro_Pkg_Designer_620_Suite

22:01:37 (cdslmd) Allegro_RF_Modules_option_630 Allegro_SIP_Designer_630 Allegro_SLPS        
+ ]9 R% b6 H/ _4 A
; k2 J& Z& K: @# t& W+ P& l22:01:37 (cdslmd) Allegro_Symbol        Allegro_Viewer_Plus Allegro_design_expert
( \$ S- B! f1 v$ P
22:01:37 (cdslmd) Allegro_designer_suite Allegro_studio        Ambit_BuildGates
: X+ {+ O  }! _8 O& Q5 K% T
22:01:37 (cdslmd) Artist_Optimizer Artist_Statistics Assura_DRC        

- a! z* A8 `4 `3 P( @22:01:37 (cdslmd) Assura_DV_LVS_checker Assura_DV_design_rule_checker Assura_DV_parasitic_extractor

22:01:37 (cdslmd) Assura_LVS        Assura_MP        Assura_OPC        
) i. l3 t1 c' t
22:01:37 (cdslmd) Assura_RCX        Assura_SI        Assura_SI-TL        
0 J& Q" t+ `$ U6 h. I1 ]  C) T2 G
8 k, H: ~) m6 g) o22:01:37 (cdslmd) Assura_SiMC        Assura_SiVL        Assura_UI        
  D6 b) w8 a9 ]- q" d' P
22:01:37 (cdslmd) Atmel_ATV        Attsim_option_ATS Base_Digital_Body_Lib

: q( w3 t+ v- b% z# f4 E9 L3 c# x) @22:01:37 (cdslmd) Base_Verilog_Lib BoardQuest_Designer BoardQuest_Team

1 ?: F$ {6 b( a& B+ {( C' Q4 w) d22:01:37 (cdslmd) BuildGates        CELL3                CELL3_ARO        

22:01:37 (cdslmd) CELL3_CROSSTALK CELL3_CTS        CELL3_ECL        

22:01:37 (cdslmd) CELL3_OPENDEV        CELL3_OPENEXE        CELL3_PA        

4 _- C* \2 |; Q+ e0 G7 V( ~22:01:37 (cdslmd) CELL3_PR        CELL3_QPLACE_TIMING CELL3_SCAN        
3 d- k( E' C% d3 z2 Q
9 {7 F" _% a4 G9 B( \  e22:01:37 (cdslmd) CELL3_TIMING        CELL3_WIDEWIRE        CHDL_DesignAccess

22:01:37 (cdslmd) CISOption        CP_Ele_Checks        CPtoolkit        
% V7 r& q0 f  G# f( m  l7 d
. ?# @3 B/ l& {% n22:01:37 (cdslmd) CWAVES                Cadence_3D_Design_Viewer Cadence_Chip_IO_Planner

0 v- }- g& O. X8 \" A1 b8 K# a22:01:37 (cdslmd) Cadence_chip_assembly_router Capture                CaptureCIS        

22:01:37 (cdslmd) Capture_CIS_Studio CheckPlus        Checkplus_Expert
! z/ p4 j3 ?8 I6 {+ E( @
22:01:37 (cdslmd) Cierto_HW_design_sys_2000 Cierto_SPW_CDMA_Library Cierto_SPW_GSM_VE
4 |- P4 L5 u  I+ o) Q: T6 Q2 r
22:01:37 (cdslmd) Cierto_SPW_IS136_VE Cierto_SPW_comm_lib_flt_pt Cierto_SPW_comm_library_fxp_pt

2 {) d  u. J  m- `9 K+ x22:01:37 (cdslmd) Cierto_SPW_link_to_Ambit_BG Cierto_SPW_link_to_NC_sim Cierto_SPW_model_manager
2 ~8 z1 G9 Y. S7 M1 h" Q' x+ S3 y
22:01:37 (cdslmd) Cierto_SPW_multimedia_kit Cierto_SPW_pcscdma_VE Cierto_Wireless_LAN_Library

22:01:37 (cdslmd) Cierto_signal_proc_wrksys_2000 Clock_Tree_Generation Cobra_Simulator
4 a0 X; X" c+ e! B' i) q
4 ]  C& a4 H8 t8 ?- t. b+ s22:01:37 (cdslmd) ComposerCheckPlus_AdvRules ComposerCheckPlus_Checker ComposerCheckPlus_RuleDev

7 s0 h8 s$ i# }6 ^' Q2 U22:01:37 (cdslmd) Composer_EDIF300_Connectivity Composer_EDIF300_Schematic Composer_Spectre_Sim_Solution

22:01:37 (cdslmd) ConcICe_Option        Concept-HDL        ConceptHDL        

22:01:37 (cdslmd) Concept_HDL_expert Concept_HDL_rules_checker Concept_HDL_studio
4 B* _* E5 @# i+ T: G
/ ~; e) {! b; _( G- L" ]% G22:01:37 (cdslmd) Corners_Analysis DICRETE_LIB        DISCRETE_LIB        
% {3 ]$ i9 w! x
/ Y. o4 H. c1 ?3 X22:01:37 (cdslmd) DPbase                DPbaseCell        DPbaseGarray        
1 o, h  g* k/ E) b, s$ g
2 Y- R! a9 n6 v1 w22:01:37 (cdslmd) DPcctIcCraft        DPcdsBE                DPcdsC3               

22:01:37 (cdslmd) DPcdsCE                DPcdsGE                DPcdsPar        

22:01:37 (cdslmd) DPcongest        DPdelayCalc        DPecoIpo        
" r3 U( u+ ^8 M3 A) T/ ]
1 j; N) z, a3 ?) \; w  ?- h; E; ^8 K22:01:37 (cdslmd) DPextractRC        DPfasnet        DPgotc               
# ~# k. X; t# O' J
$ Y- f/ ^7 f- Q3 U* S22:01:37 (cdslmd) DPhyperPlaceCell DPhyperPlaceGarray DPparasitic        

) j' V8 y; u- i. ^( {22:01:37 (cdslmd) DPpearlLocked        DPqplaceAB        DPqplaceGA        
# [9 z1 J: w/ Q) j
5 \' J& c6 P9 y. Q/ A' x* |  H* u! u22:01:37 (cdslmd) DPqplaceLocked        DPrcExtract        DPsdfConvPR        
4 A: {9 u# {* M4 T+ f: h2 C
  w+ N5 Q% V! x' `% e22:01:37 (cdslmd) DPsynopsys        DPunivInterface DPwplaceLocked        
' S0 ]7 |$ v# E
22:01:37 (cdslmd) DRAC2CORE        DRAC2DRC        DRAC2LVS        

; \' a9 D) U% X; _" W5 V22:01:37 (cdslmd) DRAC3CORE        DRAC3DRC        DRAC3LVS        
3 I; \! }$ R# x3 G1 z6 Q1 e
22:01:37 (cdslmd) DRACACCESS        DRACDIST        DRACERC               

22:01:37 (cdslmd) DRACLPE                DRACLVS                DRACPG_E        

5 l4 v3 N1 T% Y: c# b1 M22:01:37 (cdslmd) DRACPLOT        DRACPRE                DRACSLAVE        
0 v2 \$ i8 S6 L& n
22:01:37 (cdslmd) Datapath_Preview_Option Datapath_VHDL        Datapath_Verilog

22:01:37 (cdslmd) Device_Level_Placer Device_Level_Router Distributed_Dracula_Option

22:01:37 (cdslmd) EBD_edit        EBD_floorplan        EBD_power        

% y  w% F' k5 f+ K/ d# f# k+ x22:01:37 (cdslmd) EDIF_Netlist_Interface EDIF_Schematic_Interface EMCdisplay        
- ?* o# W; i& {' Q/ u/ {0 o. {6 X
22:01:37 (cdslmd) EMControl        EMControl_Float EditBase_ALL        

22:01:37 (cdslmd) EditFST_ALL        Envisia_DP_SI_design_planner Envisia_Datapath_option
$ K: H9 [. B# s0 U, J1 y& @
: ]6 V( C1 e7 d* I+ ~! J22:01:37 (cdslmd) Envisia_GE_ultra_place_route Envisia_LowPower_option Envisia_PKS        

- }- a; T- H1 V2 s& r+ F1 B22:01:37 (cdslmd) Envisia_SE_SI_place_route Envisia_SE_ultra_place_route Envisia_Utility
, z& W) S0 \' f' m  w
7 d# C. k3 ]9 W22:01:37 (cdslmd) Envisia_synthesis_with_PKS Extended_Digital_Body_Lib Extended_Digital_Lib

22:01:37 (cdslmd) Extended_Verilog_Lib FPGA_Flows        FPGA_Tools        

22:01:37 (cdslmd) FUNCTION_LIB        Framework        GATEENSEMBLE        
7 X$ N  K* O; r) K( k7 m
22:01:37 (cdslmd) GATEENSEMBLE_ARO GATEENSEMBLE_CROSSTALK GATEENSEMBLE_CTS

22:01:37 (cdslmd) GATEENSEMBLE_CTS_LE GATEENSEMBLE_CTS_UL GATEENSEMBLE_ECL
  U- I$ z0 F- c2 D" E
22:01:37 (cdslmd) GATEENSEMBLE_LOWEND GATEENSEMBLE_OPENDEV GATEENSEMBLE_OPENEXE
% U6 e0 K; {- E4 U/ ]0 W
22:01:37 (cdslmd) GATEENSEMBLE_PA GATEENSEMBLE_PR_LE GATEENSEMBLE_PR_UL
9 n* M+ H. C6 i9 z; Q/ D5 n4 x
22:01:37 (cdslmd) GATEENSEMBLE_QPLACE_TIMING GATEENSEMBLE_SCAN GATEENSEMBLE_TIMING

22:01:37 (cdslmd) GATEENSEMBLE_TIMING_LE GATEENSEMBLE_TIMING_UL GATEENSEMBLE_UNLIMITED

22:01:37 (cdslmd) GATEENSEMBLE_WIDEWIRE Gate_Ensemble_DSM HDL-DESKTOP        

( e. L  Y& A  ~* z2 X! B4 u( |22:01:37 (cdslmd) HLDSbase        HLDSbaseC        HLDexportDPUX        

22:01:37 (cdslmd) HLDimportDPUX        IDF_Bi_Directional_Interface IPlaceBase_ALL        

22:01:37 (cdslmd) Intrica_powerplane_builder LAS_Cell_Optimization LDPbaseCell        
/ ^" [, Y7 g0 k+ U  M5 i- {" u
+ g, e+ u9 C- R6 {& [22:01:37 (cdslmd) LDPbaseGarray        LDPclock        LDPhyperPlaceCell

0 L4 h' \0 C8 m4 t/ y4 L$ v22:01:37 (cdslmd) LDPhyperPlaceGarray LEAFPROG-SYS        LEAPFROG-BV        
; q& Q7 [; Q7 U! z
22:01:37 (cdslmd) LEAPFROG-C        LEAPFROG-CV        LEAPFROG-SLAVE        

22:01:37 (cdslmd) LEAPFROG-SV        LEAPFROG-SYS        LEAPFROG-VC        
4 C9 X9 {: m6 H$ w  f* X- m
22:01:37 (cdslmd) LID10                LID11                LINAR_LIB        
9 o. g& R; ]8 q. N- l. Z
22:01:37 (cdslmd) LINEAR-LIB        LINEAR_LIB        LSE               
: l7 A9 n3 K5 V" ~
) G) P  F1 t; y& D8 C9 f+ J22:01:37 (cdslmd) Layout                LayoutEE        LayoutEngEd        

% D/ N& b/ x7 R6 B! m# s) h  p22:01:37 (cdslmd) LayoutPlus        MAG_LIB                MIXAD_LIB        

0 D7 Q  ?% w6 j' J22:01:37 (cdslmd) MTI_option_Attsim Model_Check_Analysis NC_VHDL_Simulator

4 J- _1 L- v; |( W. b22:01:37 (cdslmd) NC_Verilog_Data_Prep_Compiler NC_Verilog_Simulator Nihongoconcept        

3 W9 o; D/ M- `, T22:01:37 (cdslmd) OASIS_Simulation_Interface OpenModeler        OpenModeler_SFI

22:01:37 (cdslmd) OpenModeler_SWIFT OpenSim                OpenWaves        
- G3 ~0 H+ I9 d. P
22:01:37 (cdslmd) Optimizer        OrCAD_Capture_CIS_option OrCAD_EE_Designer_Plus

22:01:37 (cdslmd) OrCAD_PCB_Designer OrCAD_PCB_Designer_Basics OrCAD_PCB_Designer_PSpice

22:01:37 (cdslmd) OrCAD_PCB_Editor OrCAD_PCB_Editor_Basics OrCAD_PCB_Router

22:01:37 (cdslmd) OrCAD_Signal_Explorer OrCAD_Unison_EE OrCAD_Unison_PCB

  R+ `7 w0 f- a: Z( ^/ T& B22:01:37 (cdslmd) OrCAD_Unison_Ultra PCB_Design_studio PCB_design_expert

0 ~/ X3 R! ~1 e9 V. L% `22:01:37 (cdslmd) PCB_designer        PCB_librarian_expert PCB_studio_variants

22:01:37 (cdslmd) PE_Librarian        PICDesigner        PIC_Utilities        

: m- V, i( {8 e) j7 F22:01:37 (cdslmd) PLD                PPR-HPPA        PPRoute_ALL        

) [9 D! b2 l+ p! S3 w22:01:37 (cdslmd) PSpice                PSpiceAA        PSpiceAAOptimizer

22:01:37 (cdslmd) PSpiceAAStudio        PSpiceAD        PSpiceBasics        
& v8 W3 y! v& b* V( m
22:01:37 (cdslmd) PSpiceOPTIOpt        PSpiceOptimizer PSpicePerfOpt        

22:01:37 (cdslmd) PSpiceSLPSOpt        PSpiceSmokeOpt        PSpiceStudio        
* ^& Y/ a4 g  ]: J& v2 y, c
22:01:37 (cdslmd) PSpice_SLPS        PWM_LIB                Pearl               

22:01:37 (cdslmd) Pearl_Cell        PlaceBase_ALL        Placement_Based_Optimization
) {, S* h" N! p5 E$ g5 R
+ X! c  x" F4 D6 w22:01:37 (cdslmd) Placement_Based_Synthesis PowerIntegrity        Prevail_Board_Designer

: [9 z8 Y; ]' |% P3 i/ ?. V" ^22:01:37 (cdslmd) Prevail_Correct_By_Design Prevail_Designer Preview_Synopsys_Interface

22:01:37 (cdslmd) PspiceADBasics        QPlace                Quickturn_Model_Manager

22:01:37 (cdslmd) RB_6SUPUC_ALL        RapidPART        RouteADV_ALL        

22:01:37 (cdslmd) RouteBase        RouteBase_ALL        RouteDFM_ALL        

22:01:37 (cdslmd) RouteFST_ALL        RouteHYB_ALL        RouteMVIA_ALL        

22:01:37 (cdslmd) SDT_MODEL_MANAGER SPECCTRAQuest        SPECCTRAQuest_EE
  k7 ~* ?' F* s
22:01:37 (cdslmd) SPECCTRAQuest_EE_SI SPECCTRAQuest_Planner SPECCTRAQuest_SI_expert

$ f9 m+ ?* c  p2 K22:01:37 (cdslmd) SPECCTRAQuest_signal_expert SPECCTRAQuest_signal_explorer SPECCTRA_256U        
0 _3 s) Z. n- v# i4 s
22:01:37 (cdslmd) SPECCTRA_6U        SPECCTRA_ADV        SPECCTRA_APD        
4 z* }1 a6 B7 I( V1 a0 S
22:01:37 (cdslmd) SPECCTRA_DFM        SPECCTRA_HP        SPECCTRA_PCB        
: O% r' K5 k% H$ g
22:01:37 (cdslmd) SPECCTRA_QE        SPECCTRA_Unison_PCB SPECCTRA_Unison_Ultra
! q- R8 t  U; n
& g% W2 z. s% z) r9 `22:01:37 (cdslmd) SPECCTRA_VT        SPECCTRA_autoroute SPECCTRA_expert
& M5 {! M* t* r( \4 m' k0 B2 C
22:01:37 (cdslmd) SPECCTRA_expert_system SPECCTRA_performance SPW_BDE               

' i: N& n# |" _22:01:37 (cdslmd) SPW_BER_Sim        SPW_BVHDL_CDMA_LIB SPW_BVHDL_COMM_FXP
% _! I  O* J7 P( L. |
22:01:37 (cdslmd) SPW_CGS_ANY        SPW_CGS_C30        SPW_CGS_C40        

22:01:37 (cdslmd) SPW_CGS_DSP32C        SPW_CGS_M96002        SPW_CGS_PKB        

22:01:37 (cdslmd) SPW_CGS_STANDARD_C SPW_COSIM_LEAPFROG SPW_COSIM_VERILOG_XL
- @& m7 n! m/ d! h
22:01:37 (cdslmd) SPW_COSIM_VSS        SPW_DATA_MANAGEMENT SPW_ENV_MAT        

- _, G! z; [( a! @4 t7 A& M22:01:37 (cdslmd) SPW_FDS                SPW_FMG                SPW_FSM               

22:01:37 (cdslmd) SPW_HDS_VHDL_LINK SPW_HLS                SPW_LIB_CDMA_LIB

22:01:37 (cdslmd) SPW_LIB_COMM_FXP SPW_LIB_COMM_LIB SPW_LIB_DSP1600

22:01:37 (cdslmd) SPW_LIB_DSP563S SPW_LIB_DSP566S SPW_LIB_DSP568S

22:01:37 (cdslmd) SPW_LIB_DSPGROUP SPW_LIB_GSM_LIB SPW_LIB_HDS_ARC
; h, w8 _' g. z
" e6 t' e; U& c% `! X: H  e22:01:37 (cdslmd) SPW_LIB_HDS_ISL SPW_LIB_HDS_LIB SPW_LIB_HDS_MAIN
% m3 b: b* p3 i0 P, N0 P
- |* s; p" U* G+ K, W& B22:01:37 (cdslmd) SPW_LIB_HDS_MICRO SPW_LIB_IS136LIB SPW_LIB_IS95LIB

  S  e% V- H' ]) E  T# v3 z, D22:01:37 (cdslmd) SPW_LIB_ISL        SPW_LIB_M5630X        SPW_LIB_MATLAB        

8 `5 Q; ^% e% p. B. e  J( u22:01:37 (cdslmd) SPW_LIB_MDK        SPW_LIB_RADAR        SPW_LIB_RF_LIB        
; k% Y% E/ n2 f% J/ e. L3 y. A
22:01:37 (cdslmd) SPW_LIB_SGSTHOMSON SPW_LIB_TIC54X        SPW_LIB_TIC5X        

22:01:37 (cdslmd) SPW_LIB_VFL        SPW_LINK_VERILOG SPW_LINK_VHDL        

22:01:37 (cdslmd) SPW_LINK_VHDL_BEH SPW_LSF_Link        SPW_MODEL_MANAGER

22:01:37 (cdslmd) SPW_MPX                SPW_SIGCALC        SPW_SIM               

22:01:37 (cdslmd) SPW_SIM_UI        SPW_Smart_Antenna_Library SQ_Digital_Logic_SI_Lib

22:01:37 (cdslmd) SQ_FPGA_SI_Lib        SQ_Memory_SI_Lib SQ_Microprocessor_SI_Lib
* {- L3 r6 a* f% \
- y# p& w5 P$ N2 B; A22:01:37 (cdslmd) SQ_ModelIntegrity SWIFT                Schematic_Generator
+ u! [9 C+ x) X- T6 A# p- \! W
6 k! o9 [- U. b3 l6 U* x22:01:37 (cdslmd) SiP_Digital_Architect_GXL SiP_Digital_Architect_GXL_II SiP_Digital_Architect_XL
; k; ?/ J" i- i* d0 p8 G# Z: ~
22:01:37 (cdslmd) SiP_Digital_Layout_GXL SiP_Digital_SI_XL SiP_Digital_SI_XL_II

0 H6 l2 m& |9 [/ g7 i1 Q22:01:37 (cdslmd) SiP_RF_Architect SiP_RF_Architect_XL SiP_RF_Layout_GXL

22:01:37 (cdslmd) SiP_RF_Layout_GXL_II SigNoise        SigNoiseCS        
2 p% E$ Q4 r+ A! V
0 N# L: r) V; y2 X9 [# I22:01:37 (cdslmd) SigNoiseEngineer SigNoiseExpert        SigNoiseStdDigLib
, E. X( Q0 _' Q: [% o0 c# {8 O
# y( V0 O+ [5 T, Z: }22:01:37 (cdslmd) SigNoise_Float        SiliconQuest        Silicon_Ensemble

22:01:37 (cdslmd) Silicon_Ensemble_CTS Silicon_Ensemble_DSM Silicon_Ensemble_DSM_Crosstalk
. g- O) `) v; C/ e9 w: {& F
22:01:37 (cdslmd) Silicon_Ensemble_OpenDev Silicon_Ensemble_OpenExe Silicon_Synthesis_QPBS

22:01:37 (cdslmd) SimVision        SpectreBasic        SpectreRF        
4 |# t1 q+ x& {
22:01:37 (cdslmd) Spectre_BTAHVMOS_Models Spectre_BTASOI_Models Spectre_NorTel_Models
! z- Z- p! M( l8 v2 p
6 @' `! N4 I; x4 D+ ?2 s, z7 H22:01:37 (cdslmd) Spectre_ST_Models Substrate_Coupling_Analysis Synlink_Interface

( Z2 {$ O: l: ?# a; l22:01:37 (cdslmd) TOPOLOGY_EDITOR Trans_level_option_Attsim UET               
4 w2 O6 T7 z: N
22:01:37 (cdslmd) UNISON_SPECCTRA_6U Unison_SPECCTRA_4U Universal_Smartpath
$ h! C2 v6 r# ]+ V/ }& ~1 x: S
22:01:37 (cdslmd) VB_6SUPUC_ALL        VCC_Editors        VCC_SW_Estimator
3 c& q( {4 O% O" N  d& d
3 N& e: s# i4 ]* K22:01:37 (cdslmd) VCC_Simulators        VCC_links_to_implementation VERILOG-SLAVE        

22:01:37 (cdslmd) VERILOG-XL        VERITIME        VERLOG-SLAVE        

/ A( l" z8 e6 }. N- {# G22:01:37 (cdslmd) VHDLLink        VITAL-XL        VXL-ALPHA        

/ D0 Y" p9 R7 `; |/ c8 }4 x" @22:01:37 (cdslmd) VXL-LMC-HW-IF        VXL-SWITCH-RC        VXL-TURBO        
" A, n% B& F- F  |; ]6 T
. u; l% A7 J  W- p, D4 h! B# P22:01:37 (cdslmd) VXL-VCW                VXL-VET                VXL-VLS               
& T( A! \3 A# s1 T$ S% K. l1 ~
0 m% c% [4 f5 ^: q! q- x! j22:01:37 (cdslmd) VXL-VRA                Vampire_HDRC        Vampire_HLVS        

22:01:37 (cdslmd) Vampire_MP        Vampire_RCX        Vampire_UI        

22:01:37 (cdslmd) Verif_Ckpit_Analysis_Env Verif_Ckpit_Runtime_Env ViewBase        
; M' G8 y3 a8 ^/ K4 F( H" ?
6 o4 s7 f4 R5 J22:01:37 (cdslmd) ViewBase_ALL        Virtuoso_Core_Characterizer Virtuoso_Core_Optimizer

22:01:37 (cdslmd) Virtuoso_Schem_Option Virtuoso_SiI        Virtuoso_Turbo        

/ @+ S7 I8 k0 A8 P) m2 {22:01:37 (cdslmd) Virtuoso_XL        Virtuoso_custom_placer Virtuoso_custom_router
2 i  S7 p; Q6 N. F. q+ I
, p5 ]' E' c' s9 h/ H3 @7 Z- f22:01:37 (cdslmd) XBLOX-HPPA        XDE-HPPA        _21900               

22:01:37 (cdslmd) a2dxf                actomd                adv_package_designer

5 ^' e: a2 P( M# \22:01:37 (cdslmd) adv_package_designer_expert adv_package_engineer_expert allegro_dfa        

22:01:37 (cdslmd) allegro_dfa_att allegro_non_partner allegroprance        

22:01:37 (cdslmd) apd1                archiver        arouter               
0 d% p3 Y/ h6 \* J7 U
22:01:37 (cdslmd) caeviews        cals_out        cbds_in               

7 ^0 a& L- E2 P2 r% i6 p7 ?22:01:37 (cdslmd) cdxe_in                comp                concept               
8 Q. d3 L: R: l
22:01:37 (cdslmd) conceptXPC        coverscan-analysis coverscan-recorder
2 f% f2 _9 S' f& i
. l% D1 C, z& ^' Z% L; A22:01:37 (cdslmd) cpe                cpte                crefer               
+ V0 @- g; t9 b9 o5 }
22:01:37 (cdslmd) cvtomd                debug                dfsverifault        
3 a' F: j6 n. R3 G4 @; B0 z. x! G
22:01:37 (cdslmd) dracula_in        dxf2a                e2v               
0 V5 k, L; r9 I  G
. W$ |. m! V6 b. [! b6 y$ o5 V: k& ~22:01:37 (cdslmd) eCapture        edif-HPPA        edif2ged        

9 r! F- m7 R. R( B22:01:37 (cdslmd) expgen                fcengine        fcheck               
2 Z; S# M% ]* `( @  D# ~/ H
22:01:37 (cdslmd) fethman                fetsetup        gbom               
7 D- _/ k5 l8 P7 C2 [
22:01:37 (cdslmd) ged2edif        gilbert                glib               

" n- m# X  r# ^( Y22:01:37 (cdslmd) gloss                gphysdly        gscald               
: a  A( L7 H. s! G* R; d, L. a
22:01:37 (cdslmd) gspares                hp3070                hyperExtract        
, L4 Q0 g& W  `
22:01:37 (cdslmd) hyperRules        iges_electrical intrgloss        
' f+ F" w) L+ W
22:01:37 (cdslmd) intrroute        intrsignoise        ipc_in               
- @& p" a0 m2 y- p( k
22:01:37 (cdslmd) ipc_out                libcompile        lwb               

22:01:37 (cdslmd) mdin                mdout                mdtoac               

22:01:37 (cdslmd) mdtocv                multiwire        odan               
$ ]2 N: o* T% C7 L. |  r
22:01:37 (cdslmd) packager        partner                pcb_cursor        
* o4 P/ U7 W" {) Q9 F7 {8 W  G% p: C
22:01:37 (cdslmd) pcb_editor        pcb_engineer        pcb_interactive
' ?/ ]9 W& F2 W) A
; d$ H6 J4 R+ j. a6 j5 |. E0 C2 Q22:01:37 (cdslmd) pcb_prep        pcb_review        pcomp               
6 \; R2 b- C+ E4 n9 A! t
* K0 ^# P5 y9 K: f5 y2 i  r1 a22:01:37 (cdslmd) pillar.abstract pillar.areaPdp        pillar.areaPlanner

. m2 H. E0 `7 \& B# G22:01:37 (cdslmd) pillar.cdsIn        pillar.cdsOut        pillar.cellPdp        

22:01:37 (cdslmd) pillar.cellPlanner pillar.db        pillar.dbdev        

3 \9 j2 W# r, S- {* e3 N4 z, o( d22:01:37 (cdslmd) pillar.dbperl        pillar.defIn        pillar.defOut        

+ z9 o9 c4 I0 W0 ^; a! E22:01:37 (cdslmd) pillar.dpdev        pillar.dpuxIn        pillar.dpuxOut        

7 C: U, g' J' U1 ?. ^% v22:01:37 (cdslmd) pillar.edifIn        pillar.edifOut        pillar.gatePdp        

22:01:37 (cdslmd) pillar.gatePlanner pillar.gdsIn        pillar.gdsOut        
' b0 I- O8 _6 [
/ \3 _# O0 P# k! Q0 h6 }22:01:37 (cdslmd) pillar.ge        pillar.gui        pillar.ldexpand
  W( n( e; o* d. \2 [
22:01:37 (cdslmd) pillar.lefIn        pillar.lefOut        pillar.pdp        
( s0 r4 X) H& Y" q" B: y5 B* [4 S
; K( N$ m5 Y5 O- g22:01:37 (cdslmd) pillar.verIn        pillar.verOut        pillar.vhdlIn        
8 v  f" t! n* O& M
22:01:37 (cdslmd) pillar.vhdlOut        pillar.vre        pillar.xl        
5 d- ~+ x+ ^) Z! }
22:01:37 (cdslmd) pillar.xlcm        pillar.xldev        placement        

, D6 V; P4 v" K- a# p22:01:37 (cdslmd) plotVersa        ptc_in                ptc_out               
' }& B4 o( f- W+ S
22:01:37 (cdslmd) quanticout        rapidsim        realchiplm        
' U" T& r3 f# K/ ~8 G* L. k1 D; R+ D9 }$ m
22:01:37 (cdslmd) redifnet        rt                sdrc_in               

22:01:37 (cdslmd) sdrc_out        shapefill        sigxp               

0 ^0 B$ Y8 r9 J6 e22:01:37 (cdslmd) skillDev        sqpkg                stream_in        

2 t9 u6 p% S& [# i. B22:01:37 (cdslmd) stream_out        swap                sx               

22:01:37 (cdslmd) synSmartIF        synSmartLib        synTiOpt        

2 w2 `2 C  G( o% G22:01:37 (cdslmd) tsTSynVHDL        tsTSynVLOG        tsTestGen        

3 b. _  t$ X2 Y  O. D4 o1 w0 x22:01:37 (cdslmd) tsTestIntf        tscr.ex                tune               

22:01:37 (cdslmd) tw01                tw02                v2e               

/ c# j& E: a- ]9 V& t, c: O22:01:37 (cdslmd) verfault        verifault        vgen               

7 t7 `& K* ?* S" p/ N22:01:37 (cdslmd) viable                visula_in        vloglink        

! F. b$ y. g1 d: w  X3 X5 L22:01:37 (cdslmd) wedifsch        xilCds                xilComposerFE        

5 T6 l4 T- N! l2 Z$ B22:01:37 (cdslmd) xilConceptFE        xilEdif                OrCAD_FPGA_System_Planner
1 K* F( h! i* N6 |' v% A" K
7 z6 i  }6 ~, J9 {2 n; \22:01:37 (cdslmd) Allegro_FPGA_System_Planner_L Allegro_FPGA_System_Planner_XL Allegro_FPGA_System_Plan_GXL

22:01:37 (cdslmd) Allegro_FPGA_System_2FPGA Allegro_Design_Publisher

22:01:37 (cdslmd)

22:01:37 (cdslmd) All FEATURE lines for cdslmd behave like INCREMENT lines

2 m* @6 ~. y4 _! b6 k, K22:01:37 (cdslmd)
) p4 {2 R8 u% t1 \* F2 D
22:01:37 (cdslmd) EXTERNAL FILTERS are OFF

' J# ~% B& l! ^22:01:37 (cdslmd) CANNOT OPEN options file ".exe"

22:01:37 (lmgrd) cdslmd using TCP-port 1228

# g1 u. V" J/ [22:01:42 (cdslmd) TCP_NODELAY NOT enabled
8 K! ~( e" u8 A3 f7 k3 P
22:01:43 (cdslmd) OUT: "100" Administrator@3C68B4367E914FC  
: p  W" |$ A7 T. _  t+ O
22:01:43 (cdslmd) IN: "100" Administrator@3C68B4367E914FC

zly8629481

rx_78gp02a 发表于 2011-5-29 04:18
8 l  l2 b+ h, a" B3 i* W把cdsMsgServer.exe和cdsNameServer.exe进程结束掉再破解，找不到dll是环境变量问题，请确认你的path环境变 ...

; X/ S* d/ x8 O9 A不成功啊！
  c  Y& J2 B' a" ^8 L3 |1 z症状：打开pcb editor直接应用程序无响应，打开orcad提示无法定位程序输入点于xxx动态链接库xxx.dll上。
# m8 J' F6 z2 \1 ]/ T" B- }" l系统：win7 32位
( P% Z9 D7 p+ ^4 O破解时已经结束cdsMsgServer.exe和cdsNameServer.exe进程；path环境变量将cadence相关的放在了最前面；lic文件、环境变量里将hostname也都改为了我的计算机名。
疑点：
2 M; F8 I: O+ [1、运行ToolsPubkey.bat时有爆can not open...神马原因？？

2、使用License Server Configuration Utility指定新生成的license.lic并启动服务时，提示：
Unable to restart Cadence License Server with the new license file 'f:\Cadence\LicenseManager\license.dat'.'
/ Q5 ^3 i/ Y' v5 {0 B* b6 X* l  Please check the license log file 'f:\Cadence\LicenseManager\debug.log' for details.
如图：

& B+ Z. G% \7 o5 ^
! S- w+ {' Y+ ~' U) y

f:\Cadence\LicenseManager\debug.log这个文件内容太多就不传了
+ i( U* q; j; T! M8 R5 ~) J

$ a3 R$ Y8 \6 I各位大牛分析下为啥啊！！！

MentorUser

Installation Guide ..

MentorUser

Cadence_SPB165_Installation Guide 安装说明.pdf (1.1 MB, 下载次数: 219)

2011-6-1 02:49 上传

点击文件名下载附件
下载积分: 威望 -5

rx_78gp02a

回复 zly8629481 的帖子
$ G. O% I8 q8 [9 g
- ~+ n1 D' w) s0 }" G( }- W7 v最后那个错误提示是说pubkey不是对自己进行修改，这个是正常的。照您说的我还真不知道问题原因，找不到dll是关键，pcbeditor死在那就等等看，有时候license check out会很慢
2 q/ h! y5 E8 y- o7 Q

dzkcool

你的License Server服务没启动成功。

dirkyu

楼主我终于搞定了，想尽了办法最后还是重装系统搞定的

penny190

按照版上的破解方式，也破解OK了，樓主要努力試試

sxc1190

我也想装，现在还没开始装呢，不过想问下，是不是必须要在光驱里安装，如果考到硬盘里是否可以安装呢？

mengshang

按照楼主的解释，一步一步来，不会错的

hysman

我的装好后，License Server服务不能成功启动，运行一下Cadence\License Manager\License Server Configuration Utility生成license.dat文件后就没有问题了。