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连接性错误一直无法解决!!

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发表于 2011-5-10 23:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 hing_L 于 2011-5-10 23:27 编辑
9 L2 h0 m$ g9 X3 J, s2 @
+ F2 |$ f3 N, f  |6 e1 I0 n请问下,我连接性检查的时候发现这两个错误,但是无论我怎么改动再重新覆铜错误都不消失!或者错误变成了别的过孔了!# S3 v- P3 g( V* X+ _, ^

" O8 G; N) Z) ~
/ d7 ?3 p' d' n4 _  G  {" e; j  ^: a# p$ b
Isolated subnets for: GND0 V! V0 M7 l0 A
*** subnet # 1
7 [" y/ x" u2 q4 d$ [0 Y6 ?* [/ lHATCH OUTLINE(1894.35,1448.23 L2) C9.1 U2.79 C11.2 L1.1 C6.2 U2.78 VIA(1623.7,1490.75 L1) C7.2 VIA(1307.24,1460.75 L1) C5.2 VIA(1022.28,1482.68 L1)5 t7 D0 Q$ x- w7 A+ V
*** subnet # 20 Q) g0 T7 M/ ]
HATCH OUTLINE(1924.43,1507.83 L2) HATCH OUTLINE(2815.71,572.88 L2) B1.2 R22.2 C15.2 C17.2 R29.2 C16.2 VIA(1367.05,1749.37 L1) C1.1 R23.2 R19.2 C12.2 U2.53 U3.15 C18.2 R14.2 VIA(2159,1528 L1) VIA(2330.12,1587.48 L1) VIA(2709.61,650.87 L1) VIA(1965.31,1192.2 L1) VIA(2337.76,1819.49 L1) J2.1 VIA(2721,1841 L1) VIA(195,1866 L1) VIA(1219,1760 L1) JTAG1.96 H' Y; B# x: l! w4 q1 c- Z, Q# ]7 F

8 n; x4 h% a( O4 @- j5 p/ q6 G

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2#
发表于 2011-5-11 08:15 | 只看该作者
将原灌铜框删掉,重新绘制

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3#
 楼主| 发表于 2011-5-11 13:49 | 只看该作者
我删除了几次重画还是有那样的错误!
  _9 ^; ^/ l) J( c( ?

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4#
发表于 2011-5-11 15:11 | 只看该作者
那就将文件放上来吧.

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5#
 楼主| 发表于 2011-5-11 15:17 | 只看该作者
my_pcb.rar (62.2 KB, 下载次数: 52)
  ?- n2 _* D3 d  ~1 s4 X5 j4 p" D8 N1 @# S! g6 ~
我修改过了一下的版本" P1 _6 ~- j; T& P, Y# r9 x# F  G

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6#
 楼主| 发表于 2011-5-11 19:49 | 只看该作者
终于知道什么原因了~~那些过孔在灌铜时被BOTTOM的走线分割开了。

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7#
发表于 2011-5-12 17:58 | 只看该作者
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