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[Cadence Sigrity] FPGA仿真问题

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发表于 2011-4-27 08:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在做有关FPGA的仿真,在ISE中约束管脚和电平后,生成IBIS模型,可是仿真时出问题,拓扑结构能够提取出来,但是仿真时提示"cycle.msm does not exist"tlsim里面内容如下:
- [( t, ^7 r4 ^6 [$ y**** Tlsim command line ****
+ a# R; Q1 v  q% [/ e tlsim -e 2.000000e+001 -r 0.200000 -o waveforms.sim -dl delay.dl -dst distortion.dst -log tlsim.log -ocycle cycle.msm main.spc
9 Z& m1 x; L' G0 W/ V$ d) G& @$ [( k/ W7 b; w! }
*********************************************************# z# L0 T! m' z6 R- [' m/ W
   Failed To Compile SubCircuit xUHF==RECEIVER_icn_ckt 1 UHF==RECEIVER_icn_ckt' V  y: t! e7 n- z; U

5 h# |% R" P6 Z* p% q7 Z" B
  }9 n5 P$ `  C4 S; {8 e*********************************************************! w5 {3 j7 u/ h" p1 f
" G/ q  @* f2 \* a) W3 H9 F
*********************************************************
( u% U, w; \$ ?4 ]  ABORT:The Circuit is Empty  # h5 z- C- e% W6 H! J

0 W; [( W; ]  X( B! F- A8 D! X. V5 f. {! Q8 v
5 O/ F) ?4 J7 z& J( i

. ^3 X" H. Y: D在audit所仿真的网络时,有错误:/ v3 j( e" M: q& T. Z1 U! C+ L
ERROR >>  Pin(s) with conflict between PINUSE property( @: `. O# a8 ]- p
          and signal_model parameter in IbisDevice pin map :; Y; N+ ]3 J6 K7 H4 e
          Pin      Component       Pin Use       Signal Model       Design- W, c& K+ H3 c  K+ }& i
          ---      ---------       -------       ------------       ------
, J! {- r7 o- F( B: k0 p, Q4 o& q          B4          U11            NC          SPARTAN6_PINASSIGN_LVDS_33_TB_25 UHF==RECEIVER8 H9 @. z( F- O6 ~2 I* w$ F

4 Z- X; L1 b* p7 E  w/ Y! h: b
8 X& c' o2 P" W( [! v7 s1 s8 t. D请各位大侠帮忙!!!多谢!!!
! m& m# Q# x+ q' Q+ f, v

5 j* H( ?. d7 j0 L& {, ?& {1 W. L" O+ ]
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    [LV.1]初来乍到

    2#
    发表于 2012-7-11 21:21 | 只看该作者
    大哥!你那个FPGA的ibis是怎么添加进去的,我现在有用到FPGA,但是仿真的时候,我不知道具体怎么添加,而且FPGA的管脚是后来根据程序指定去配置的。所以这个问题很困扰了。求指教,万分感谢了!望回复。
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