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利用toolbox组件中的panelize进行PCB 拼版

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    发表于 2021-3-17 12:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    本帖最后由 heyan504538 于 2021-3-17 16:31 编辑 % R9 v7 A4 {: G( o% ~2 Q2 h- S
    # f& ?* |% k- g7 |- u$ J- U
    当前在PCB中直接进行拼版的话,用的比较多的方式是创建module,针对单个文件进行拼版的话该方式还是比较快捷好用,但是如果有多个文件需拼版,或者创建好拼版后需要优化,调整,修改的话,会比较麻烦。
    ) G% s& B6 G6 A最近研究了一下allegro的 productivity toolbox功能,其中就有关于拼版的功能panelize,但是网上针对这一功能的介绍比较少,在这里我就把自己摸索出来的方法共享出来了,英文好的,可以直接看官方的手册 Allegro拼版_panelize.pdf (1.81 MB, 下载次数: 60)
    1 k8 e2 x9 v! t  }8 C拼版步骤(提前导入拼版结构图,准备好):2 Q: r; }  p6 W+ {9 ^2 o2 d
    1:勾选toolbox组件
    7 B; t+ X1 w& l) C ) \* `# E* f/ h' j! R' @
    2:export techfile (主要包含一些设计规则信息)
    $ D4 O1 r1 J1 A) f# a3 h3:manufacture-----fab panelize tool,进入拼版设计界面
    6 F: H/ t$ P3 ?# g% @/ r- Z $ ?. y' I+ D. m
    (1):选择已设计好的PCB文件路径,如果需要对多个不同的PCB文件进行拼版的话,依次添加行,选择相应的路径即可;* T* D; S0 Q# z% A. U

    6 s! z' c4 ?3 @" ]- |勾选使用相关路径,即拼版文件存储在该路径下;/ m" Q5 H" }7 `% b
    (2):设计/复制包含的层;
    3 M, W' S0 e8 FALL: 所有的层,包括一些区域设计,ANTIEHCH等;此处勾选ALL
    4 \( D' X: h- O; QArtwork based:只有光绘层;  D4 n; i( a% W2 n& P7 d6 f
    (3):设计过程
    , s9 Q7 D" S& m/ R; C+ x2 {exclude routing: 排除走线,即只复用器件布局;; N( l5 T1 }8 V5 h
    load artwork: 允许导入光绘类的数据(格式,单位,精度等)
    7 i1 i7 B$ U! z$ h+ k2 zclear nets: 清除网络
    5 K0 h- t9 t) j# \6 I# H3 J(4):此处设置主要是针对多个文件(层数需一致)进行拼版的话,需要同步叠层设置,包括叠层顺序,叠层名称等,选择一个为基准,单击同步。
    ) l7 g  k& ~) U9 \/ r# p(5):导入前面生产的techfile,导入设计规则
    0 b% G) D8 U: q+ d! X% g5 n6 G9 h/ L(6):先点击创建module,再place( N% S+ O. e( t/ k: {" D

    9 h& b/ |8 q& ]6 m% `此处可以对拼版文件进行旋转, 镜像,单独放置,或者矩阵放置(设计行列,偏移量)
    . R" M  Y: D% J" p% w
    , h- g. k- _8 d $ D& M+ T, F( r  p+ l8 e) P+ r; G

    0 k/ X) X1 f2 e+ z2 Z- |: n) m $ b& j5 I$ w" t

    0 ^2 L4 `8 c! e( Z$ ^6 }手动放置的话注意选好基准,放置完成后,此界面也可以显示放置拼版后的坐标等相关信息,可以再核查一遍,确认无误后单击OK完成。+ W% u3 T$ x1 ~5 Q- ?% @' w* ~8 V
    , g9 @% s( w% W/ X$ w
    需要注意的的有以下几点:
    ' F6 Q$ h+ A3 K, J5 l. ?1 ~2 m1:生成的拼版文件铜皮默认的是静态铜皮;9 J2 T" X( M& }& N" \6 ?1 a& [
    2:区域规则需要重新赋值;# D( ^/ A9 Q3 O! N, X  j/ P1 h
    3:有rout keep in的话会产生报错,删除即可;' \) h: |8 }: V/ P) Y/ v* w
    4:位号丝印需要处理,会带有module的前缀,P1~,P2~,但是会产生新的丝印层,详见下图,位号丝印处理的方法很多,这里不再赘述。
    1 ]( Q  m. k2 D
    3 x& r+ s6 f+ F( Z$ r( I
    8 L! x% m8 F& M( W
    5 Z- s; D, C( Z! D* d% h0 O5:后期有器件更新或者其他更改的话,直接更新同步即可,这也是该方法比较方便的一点。/ Y2 H8 x1 U* ?% C% l; k' j
    / t' i8 [8 b; q+ H' V& y3 n

    : r4 X# y6 }! A- O  T, f以上有表述不对或者不清楚的欢迎大家留言,指正,大家共同探讨学习。
    6 A" y* @, I" |/ P$ L
    . E/ r8 g8 \& H' f: w) v! p8 r( ?5 g  b

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    发表于 2022-12-3 17:09 | 只看该作者
    感謝分享 這正是我需求的

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    7#
    发表于 2024-3-13 18:24 | 只看该作者
    厉害,找半天这种博客了

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    发表于 2024-3-13 23:33 | 只看该作者
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