基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法

谢谢侬 · 发表于 2020-12-18 10:07

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摘要：为减少三维芯核绑定前和绑定后的测试时间，降低测试成本，提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法．所提方法首先通过最大化每条测试外壳扫描链的跨度，使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等．然后，在ＴＳＶｓ（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａｓ）数量的约束下，逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中，以平衡绑定前后各条测试外壳扫描链的长度．实验结果表明，所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销．
关键词：三维嵌入式芯核；测试外壳扫描链；跨度；虚拟层

与二维电路相比，三维集成电路将多层硅片垂直堆叠在一起，能够有效地减少芯片面积、缩短互连线长度、降低延迟和功耗，是延续“摩尔定律”的有效方法［１～３］．然而，三维电路的测试却面临很大的挑战［４］．针对三维电路的测试，国内外的学者们开展了深入的研究工作．如文献［５］和［６］提出的通过增加测试外壳扫描单元来实现对绑定前（ｐｒｅｂｏｎｄ）的三维电路进行测试的方法．文献［７］和［８］针对绑定后的（ｐｏｓｔｂｏｎｄ）三维电路，开展了三维电路扫描链的构建、热量驱动的三维电路测试等方面的研究工作．

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weqewq · 发表于 2020-12-18 11:03

三维电路扫描链的构建

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[毕业设计] 基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法

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