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本帖最后由 jacky401 于 2020-10-9 09:41 编辑
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目录【网友分享】 1、概述 2、改善前的信号波形 3、改善后的信号波形 4、总结 1 u2 U0 v5 W; J; j: O
" n# ~$ f- R+ a8 `% UDDR不能正常工作与拓扑结构的关系/ v, Z: F% A/ j6 G
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1、概述 DDR的拓扑结构选择，从最初只能采用T拓扑到支持读写平衡的Fly-by拓扑，设计似乎变得越来越简单了。大家来看这样一种情况，一个驱动拖动两片DDR颗粒，芯片支持读写平衡，您一般会选择什么拓扑结构呢？我想，这个应该和个人的设计习惯有关，或者选择T拓扑，或者选择Fly-by，没有标准答案。但是作者最近遇到的一个项目，一个主控拖动两个DDR颗粒，采用Fly-by结构，信号质量就不稳定，小批量量产总有几块板子DDR不能正常工作，仿真发现DDR信号质量并不是很理想，修改拓扑结构后，DDR运行变得稳定，具体什么情况呢？: I7 b3 M4 X, ]6 n4 n y" b
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2、改善前的信号波形
) G3 i4 D w5 A% V 该主板上有一块FPGA和一块DSP，FPGA驱动的DDR3没有问题，但是DSP驱动的DDR不稳定，我们仔细进行了查板工作，该主板上DSP与FPGA都是采用Fly-by拓扑结构，DDR颗粒也都支持读写平衡，如下图1所示，从布线上来看，设计并无不妥。
8 t, w7 E: @ C- M* x 图1 Fly-by 拓扑走线
, z8 u; e+ W7 o% O5 R# d FPGA和DSP作为驱动时，仿真发现，两者的波形还是存在较大差异的，如下图所示：5 A& \. n- g5 J, |
图2 DSP与FPGA波形对比 " B' q; \# }( b6 I$ Q2 Z, ]
由图2可知，该主板上FPGA的驱动能力明显好于DSP，DSP不仅驱动能力比较弱而且信号的过冲还很严重，信号的裕量非常的小。0 A; L/ T8 x& g+ m2 t1 X
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发表于 2020-10-9 09:32
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发表于 2020-10-11 11:07
