PADS让人郁闷的事情

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看了你在15#说的操作方法，jimmy说的你没错！
你要了解，这软件的各个功能模块它是互相关联，你在Logic中复制、粘贴、又改元件编号，又把原元件删除。你不知道这样已经把Net和元件的关联性都改变了吗！你再和PCB同步，Layout找不到原Net和原元件，它认为你已经更改了设计，不需要原Net了，所以才会出现你所说的现象，这才是智能软件正常现象、正常该有的功能！
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& r8 W7 h9 a% u一个专业EDA软件，她不是你老婆，不会琢模你的心思，只有你满足了她的要求（操作方法），她才是你的吹气娃娃

ddcen

我觉得就是因为很多网友对软件不熟所以才在论坛发问，作为前辈应该耐心的解疑，应该就事论事，不应该扯其他的东西。
希望EDA365能成为大家共同学习、共同进步、少纷争、多讨论、深研究的净地。

dallacsu

; p; S8 A/ U2 ]$ B
7 A* C/ T1 I# D" G7 K" \; J在我看来没有好办法，只有自己的笨办法，虽然笨，但不至于出错：
# Z1 a5 l7 z) S5 T3 n先在logic中修改好原理图，然后关联logic和pcb，选择compare pcb

2 I0 m) l& q1 G# t
5 P- s8 F* o% D# }, u" S此时会弹出一个报告，根据报告上指出的logic与pcb的不同处，在layout的eco模式更改为一致即可。

9 b3 |, `  b8 w更改完毕之后再比较下，如果没有错误就说明更改成功了。
1 L3 u% q& j1 `7 K2 u4 B# Y7 o
不知道各位还有没有更好的办法。
5 Z( E) L9 H, Y# J8 K) R$ t4 @
ps：自己的一点点小经验，如果在layout文件中已经走了一部分走线了，若遇到原理图更改，但又不想丢失走线的话，就千万不要选择send netlist 和 eco to pcb。如果选择了可能前功尽弃。

zhangtao2

呵呵，16楼你说的这些画图的谁不知道是软件该具有的功能啊，就是因为出线了这个或者那个问题，大家才在这里提意见，希望能得到别人的建议和帮助，要的是方法，你就别没事在这指点什么吹气娃娃啦。其实为什么让人觉得不好呢，就是用PROTELL的话就可以直接修改，但是PADS就不行。当然也不是说PROTELL就好，所以觉得可以改进的话，而且还方便大家画图，节省时间，何乐而不为呢？我那个方法也是自己试出来的，虽然不怎么地，但是个人觉得还是挺快的，不过修改的时候要仔细一点，尽量不要搞错，免的麻烦再该一次！嘿嘿，个人见解！

HylenLu

好像BGA的IO口网络不是可以随便换的吧，如果说中间有接一个排阻的话就可以直接在ECO状态下改，到时候再去改原理图。我记得一般对换引脚的话都是只有排阻对换的，至少目前我都是这样。呵呵

jimmy

zhangtao2 发表于 2010-9-10 09:16
例如：我一般方法是在logic里面将U300，复制，粘贴后改为U307，按照PCB中拉出线的顺序修改U307各pin脚位置， ...

各位大侠，前几天遇到这个问题让人郁闷，画图时BGA上的所有出线都已经全部拉出到板子边缘的插排附近，
. f5 t# k  H4 q! G3 W* p
jimmy:最后你是以过孔的方式暂停吗?

4 ]7 y; Y1 ~/ ]; i, }6 b. H6 q& O为了让线顺一点，按照拉出的线的顺序在logic中换了原理图上器件的pin脚位置，结果再一同步，PCB中拉出的线全部变成了飞线，
, M. y3 t0 K9 z. D/ p9 G
" ]& N( e- X& \4 I4 bjimmy:这是正常的.你从A器件拉出来,又更改了A器件的pin位置.其他软件都一样.
# S0 o9 M  e* `/ o+ C         如果是从A器件拉出了,接到B器件不顺,你更改了B器件的pin脚位置,A的线是在的.

研发过程修改很正常的事情，要是这种修改都要让人大动干戈，那还不郁闷死，哪有一次就把原理图，布局这些都弄好不变懂的，一时感觉这软件太烂了吧，

jimmy:软件是死的,人是活的.
: \* [: x2 V/ M! T         
还有同一net的连线就不能一条线拉过去吗，非要连一个再连一个，真是一点也不智能。
+ R1 N- T2 N! J4 D+ {
3 @9 R. h1 e% O; O* n6 U
8 |' e) \8 Q" j! S6 {2 D/ pjimmy:软件是死的人是活的. router行不通的,就用layout进行.两者结合着用才能发挥pads的优势  
' f9 j8 S# L& h  v% \  f/ O
: g' x1 ]) i+ ~: U希望赶紧改进。不知其它人有没有这样经历？
! d* l2 n. j' B' N: F5 P

jimmy:有mentor ee在,pads就注定只能当配角.
+ q6 t( s; C8 V* _: O5 r/ d

jimmy

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dallacsu 发表于 2010-9-11 10:49
在我看来没有好办法，只有自己的笨办法，虽然笨，但不至于出错：
3 A( ^. l8 Z+ `% \- d# u0 \先在logic中修改好原理图，然后关联logic ...

这也是其中一个方法.

' s5 M6 ?& w6 Z5 B$ i) ~0 B相对保险但不智能.工作量也会大一些

* _% |! d# w/ X. X) }+ S: M不过改动不大的情况下,我也会采取此种做法
- s+ }( B2 o/ o1 P

jimmy

HylenLu 发表于 2010-11-16 10:40
好像BGA的IO口网络不是可以随便换的吧，如果说中间有接一个排阻的话就可以直接在ECO状态下改，到时候再去改 ...

$ W) K- ?3 W! x% n  S1 Q. D% O+ F; g楼主是FPGA.同一个bank的io脚是可以调整的.

jimmy

zhangtao2 发表于 2010-9-13 11:39
' f# G) H5 |4 V$ v呵呵，16楼你说的这些画图的谁不知道是软件该具有的功能啊，就是因为出线了这个或者那个问题，大家才在这里 ...

每种软件都有自己的优点和不足,只要熟悉软件的一些功能特性,就可以少走弯路了.