关于SDRAM线等长的计算方法。

T45524093

SDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长，  
地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。  

* L( r8 E' [8 P" F对于9260，从手册中可以看到，  
SDRAMC19 D0-D15 in Setup before SDCK Rising Edge         0.2 ns  
SDRAMC20 D0-D15 in Hold after SDCK Rising Edge                 1.1 ns  
$ Y  G( S% ]+ F3 E/ j! f- z+ dSDRAMC21 D16-D31 in Setup before SDCK Rising Edge         0 ns  
# K& Y% V$ Y. e, y- C% bSDRAMC22 D16-D31 in Hold after SDCK Rising Edge         1.2 ns  

这里去掉了1.8V的数据。  
对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考，  
3 k& B2 h& M6 \9 w1 G$ A' l. uHY57V561620可能更常用，但是其数据手册没有时序图。  
. l+ p/ z0 E$ X! J, N2 rMT48LC16M16A2-75在100M下CL设为2。  

4 v9 `. Z2 P, S4 ~/ v& u- xAccess time from CLK (pos.edge)        CL = 2 tAC(2)                6 ns  
; b- V8 G8 x; r& U5 j) K! I- S, |Data-out hold time (load)                         tOH        3 ns  

) w& O; w9 n! W7 V$ i4 u实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns，  
3 [2 O/ y. y$ X% t: v0 e* A6 O100M的周期是10ns。  
; v! E) E: T! b从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260  
看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟，  
也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟，  
2 r- t6 _/ l. D$ j2 }  ~数据从SDRAM发出到9260收到的延迟。  
设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间  
和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据  
建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。  
7 b$ Y5 k% ]( Y2 z9 B2 K+ _为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间  
(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟  
6 L+ x  {/ [7 t得到，每英寸的走线的延迟时间在一百多ps。  

# B5 C& C: [) r对于9260输出数据，SDRAM输入数据，参数如下：  
- B) C  S0 w- N. l" A& ]SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge        4.2 ns  
SDRAMC26 D0-D15 Out Valid after SDCK Rising Edge        5.9 ns  
SDRAMC27 D16-D31 Out Valid before SDCK Rising Edge        3.1 ns  
SDRAMC28 D16-D31 Out Valid after SDCK Rising Edge        6.4 ns  

/ o! P, i- R$ n2 E/ ^; w$ O, aData-in hold time         tDH        0.8 ns  
Data-in setup time         tDS        1.5 ns  
: ~; [/ Q) a/ I
对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA))  
5 _8 l+ E# N. s! e, W+ j  ^% Z走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。  
& Z. y) ?. p5 a+ Y. }
3 _3 k2 e- ]5 k" h$ X9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算，  
5 \  D% c: F7 u9 p实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值，  
5 F$ Y5 l4 ?: @; a可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。  
3 u3 q/ M: O4 |9 M另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。  

- V8 {, G" V( y4 l* n对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。  
0 f2 |# n2 b3 F1 k# d& [; {4 a+ q9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。  
从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。  
) j6 p& c8 z1 y+ e7 u& o
" l0 k" Y4 L) z9 R$ \5 b走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。  
# R: v0 I: ?( ^' u5 \* N
先写这么些，有错误请指出。

风风点点

强顶,学习

lixc2008

老搞复制，粘贴，还不加编辑

T45524093

楼上的兄弟有意见了。首先谢谢你看贴回贴了，你很有道德。有时候复制粘贴也能帮人，帮了人就是一种美好的道德。

5503892

复制粘贴也是可以学习的啊。。。正准备做9260的cpu板，谢谢

weign

SDRAM不是停产了很久了吗？

yondyanyu

楼上的，停产了吗？
我看用的人还很多呀！

frankdhc

看不懂啊  好麻烦

可可~！

看不懂啊  不知道再说什么

wjjontheway

Mark .学习之

tsw446507564

挺好

mengdie_198599

学习学习