半导体微型互联世界里的大变化

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当芯片制程低于7nm时，半导体的基本元件之一互连线正在发生根本性的变化。

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一些最明显的变化发生在最低的金属层。随着又多又小的晶体管被封装到一个芯片上，越来越多的数据被处理并在芯片上、或芯片之间移动，用于制造这些互连的材料、结构本身以及利用这些结构的整个方法都在改变。

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在最基本的层次上，所面临的挑战是确保不同层之间的良好连接。问题在于，自130纳米以来一直被用于互连线的铜在很大程度上已经失去了动力。因此，在10nm制程时，英特尔做出了一个转变。本地互连层——M0和M1——与以前的技术一样，包含了钴，而不是铜，其余的层使用传统的铜金属。其他人也正在探索这个想法。

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一般来说，铜仍然用于其他和传统的后端(BEOL)层。钴主要用于在这里的衬底，虽然钌也获得了重视。其他材料也在探索中，还有一种新技术叫做埋入式电源轨（buried power rails）。

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Lam Research/Coventor计算产品副总裁David Fried:“有一些非常有趣的互联发展，包括不同材料的使用和这些材料的沉积技术。”这包括更薄的衬底，阻挡层和籽晶层，以及更多的保形沉积技术。我们还看到使用了不同的低阻力金属，以及不同的内衬、阻挡层、籽晶和填充物的组合，最终获得了较低的总阻力。还有许多关于电介质和降低“K”的研究正在进行中，但要保证它们的机械稳定性。在电镀、沉积和化学气相沉积方面有大量的工作要做，新材料和新工艺技术正在应用于新材料。”

这比听起来要复杂得多。铜的问题之一是，在最先进的节点它可以扩散到周围的材料。这需要一个阻挡层，但是随着缩放继续到5nm和3nm，这些阻挡层需要更薄，同时也需要导电。

这些阻挡层大多是共形的人造材料，即使让它们具有足够的一致性也会产生问题。

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布鲁尔科学公司的技术研究员James Lamb:“如果你试图在1纳米或2纳米处放置一个阻挡层，因此要使薄膜可靠，它必须非常一致。”任何微小的错误都会造成巨大的影响。如果这个势垒是1纳米厚，而你在一个点上少了几个原子，那它就不再是势垒了。这被推到了近乎完美的地步。在纳米尺度的最极端，你必须要有一层没有空隙或孔洞的薄膜。”

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任何偏差都会影响可靠性，并最终影响成品良率。Lamb：“如果你有一个非常薄的屏障膜或绝缘体，你仍然必须经历热循环，”例如，如果你有变异，这些变异就会成为分离的种子，或者在10万或100万次循环后造成可靠性问题。任何运行中的设备都会有热循环。种子点(seedpoints)可以导致故障、裂缝或迁移。我们拥有新金属的原因之一是它们比铜更不易迁移。这是钴和钌的优点之一。但是当铜第一次进入双镶嵌工艺时，也引起了各种各样的问题。

这里有两大介绍。一是CMP（化学机械抛光制程），这是使铜加工工作所必需的。在那个时候，这是一个脏活，因为你把铜涂在晶圆上。你不能让它污染晶圆片的其他部分，如果你在氧化物或硅中得到铜，它会迁移，使设备有缺陷。所以这必须从整个过程中分离出来。通常不是很导电。这就产生了一个问题。一旦你开始做收缩，阻挡层会造成足够的阻力。这就是钴和钌最适合的地方。它们都限制了任何形式的迁移，所以它们可以作为屏障或主要的导体。钴有一段时间了。钌是一个很新的材料。”

其他材料的选择包括钼和镍，以及一些合金。

在制造业中引进任何新材料都是一个缓慢的过程。代工厂对他们的流程是很保守的。但随着价格的上涨，以及芯片在汽车AI等安全关键应用程序或超大规模数据中心内关键任务应用程序中使用间的延长，每一个新节点上的保守性都在增长。

PDF解决方案的高级研究员Tomasz Brozek:“每一种新材料都可能造成问题。”“当人们最初开始把钴引入金属化后端，开始用钴做衬板，以提高可靠性。但与此同时，CMP并不兼容。有腐蚀，盘状，和其他你从未见过的影响。将钴引入互联层络花了很长时间。IBM曾谈论过10到15年的钴的连接材料。但在那个时候，确实没有一个很好的理由来制造钴。现在，由于缩放比例，钨触点不再仅仅是钨了，而且由于衬垫的要求，接触孔中的钨的含量比应该的量要少得多。”

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有无衬底

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淘汰掉衬层(liner，又称包覆层)可以节省整个工艺步骤，但也会对整体设计产生影响，并可能对这些非常昂贵的芯片的整体可靠性产生影响。

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Brozek:“衬层和障碍层通常阻力很大。“每个人都在寻找一种不需要衬层的新材料，而这正是驱动钴和钌等新材料的动力。”对于钴，你仍然需要一个成核层和一个衬层。对于钌，你可以尝试做无障碍，或衬里是溅射接触层可以对钌进行培养。没有衬层也可以培养钌。钌比铜更具有电阻性，但如果你考虑到你不需要屏蔽金属，这实际上是更好的。然而，可靠性还没有得到证实。目前还不清楚它在所有布局配置中的表现。用金属填充直线更简单。你可以说你所有的线条都是笔直完美的。你能负担得起锯齿形和双向图案，然后用金属填充吗?

CMP也会有同样的表现吗?所有这些都需要调查。一些失效模式只出现在大规模生产中，你可以观察到工具的可靠性和更差的弯角，以及其他有趣的事情。在生产过程中，以及芯片加工后，如何对其进行测试，是晶圆厂正在努力争取的一项任务。”

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这也增加了设计的总成本，并不是所有在最先进的节点上工作的公司都认为这是必要的开支。

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Lam 's Fried ：“这些互连的使用将取决于应用程序，你可能会在未来几年看到应用程序的碎片化。对于高可靠性的要求，衬垫、屏障和种子必须是绝对完美的，因此业界可能会使用更传统的材料来进行这些应用。还会有其他的应用程序没有相同的可靠性规格，我们可能会使用更先进的互连材料，在厚度上施加更大的压力，以获得更好的性能。我们会看到钌衬垫，或者使用钴、钼和其他材料(包括不同的电介质)的互连。你可能会制造出更多的多孔结构，承受更少的机械应力，并显示出更好的电容。这个领域的研究正在取得很大的进展，这些新的互联技术可能会得到实现，但它可能是非常具体的应用。”

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CFET埋入式电源线

众所周知，晶体管可以放大，但电线却不能，这就是为什么对于某些重要的功能而言，较粗的电线并不罕见。但在最先进的节点，已没有空间容纳更粗的电线。这会导致更高的电阻，更多的热量，增加IR下降。根据Boullart的说法，埋入式电源线将整个过程从中线移至线的前端，从而降低了轨道的高度。

Imec表示，将展弦比高达7且临界尺寸为18nm的钌线作为动力轨，在氧化过程中从FEOL处分离出来，而不是metal 1 layer。达到低电阻率(8.8µohms /厘米)。针对3 nm的设计，研究机构会使用通过减金属蚀刻(subtractive metal etch)的12nm钌线，它的长宽比为3.8和低于500欧姆/µm的线路电阻。

这可能会对性能和密度产生重大影响。实际上，这种方法就像在晶体管下面挖隧道。正如ARM发现，在与Imec一起进行本项目工作时，背面供电的埋入式钌电力轨的IR降比正面供电的埋入式电力轨高7倍。

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然而，也有一些意外。Arm的首席研究工程师Brian Cline表示，使用tap cells连接到鳍上，最终可能成为其他设备的障碍。“我们还发现，用来开发这些设备的设计工具会以奇怪的方式失效，特别是，这些工具无法识别metal 0以下的电力轨道。”

结论

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metal 1和metal 0的互连正在成为性能的瓶颈和制造的挑战，促使代工厂和研究小组将不断利用新材料、路由信号的新方法，以及如何制造这些互连和将它们放置在何处的全新方案。

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但这只是互联的一种类型。互连更像是不同技术的堆栈，有些在不同的抽象层次上运行，具有完全不同的属性和设计参数。

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在最基本的层次上，所面临的挑战是确保不同层之间的良好连接。