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allegro培训问题及回答汇总

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发表于 2008-4-12 00:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro
4 o5 `$ m; f* h) w& W8 K    (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)
& X. [6 W, P, \8 [) \1 C2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。8 A8 v3 H3 Z9 M' C6 y
    (此问题14.1已经解决,而且同样与操作系统有关)8 T/ ~+ |! d! K. ^+ ]
3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。( e6 |' x$ h9 h- |0 ^
(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择:9 }+ K' o* E/ m' l: o
; The following Skill routine will remove invisible
1 J* S% ~, S" u2 K1 l! v, Z; properties from CLINES and VIAS.7 I8 s: u) D/ s% y! e
; The intent of this Skill program is to provide# n  u6 Y  z8 W' r- C! B
; users with the ability of deleting the invisible: `9 m- m3 j$ y' b; C; X/ |- Z+ X
; properties that SPECCTRA/SPIF puts on. This will allow the moving
3 X0 y5 x  j" Z1 |( U  {: @4 w! T; of symbols without the attached clines/vias once the
$ g. u4 @; v. O! [; design is returned from SPECCTRA if the fanouts were originally
& K8 h2 l+ B! L! x: X+ N6 {! y; put in during an Allegro session.1 a7 x; h# J4 Y/ h: F# c
;  
, ]# \! z& {- L: P; To install: Copy del_cline_prop.il to any directory defined
2 X9 _+ }! A+ j;  within your setSkillPath in your / q* o/ R; K0 F8 ?
;  allegro.ilinit. Add a "load("del_cline_prop.il")"! \! n0 C, l2 w' s/ d5 Q3 r
;  statement to your allegro.ilinit.
% W" y! b, {2 K+ \1 R+ \;
9 m: M- t8 G$ T. d) p# K; To execute: Within the Allegro editor type "dprop" or
/ P& q' ?4 [4 J: M8 [' B1 w3 C. k;  "del cline props". This routine should
  ^& T$ g7 d" C3 T7 ~5 h: L;  only take seconds to complete.
1 q0 t3 M( e  C- t) D" [* I;  1 m* w8 x% D6 B
; Deficiencies: This routine does not allow for Window or
9 V9 N6 p* L6 _  d;  Group selection. . [1 u$ ?& c) x* g3 ^! R
;1 b4 M" }% U9 X+ I
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
# W' |( [, a% i;        AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
2 m1 ^' }: _& q$ c- c;        SUPPORT FOR THIS PROGRAM.( b8 J1 t) C. ]% _! S: M1 P
;
( Y* o* j* G3 ?: N# q  I% ]; Delete invisible cline/via properties.% ~5 {- k) \- h* d7 p
;# W/ `) }! \. ]. w' ]' L9 H- H
axlCmdRegister( "dprop" 'delete_cline_prop)
  l8 @; q8 N: q8 P& i) }5 x: @axlCmdRegister( "del cline props" 'delete_cline_prop)    6 H# F/ q5 g% n2 P% [7 `9 p2 p! W

: t6 n5 m( E3 b+ R, j3 i(defun delete_cline_prop ()- M. e, v) g5 X: m6 Q. m
  ;; Set the Find Filter to Select only clines, a$ n0 H' g% n# a+ x/ ?
  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
( ]5 e6 b% C2 R( V      ?onButtons (list "CLINES" "VIAS"))
% Y6 \  O' D& `4 n7 t  x2 H4 N% K% B7 L$ j4 T( |) A: s
  ;; Select all clines& x, g6 ^  ~' i# n! N7 w
  (axlClearSelSet)
6 o7 s0 |+ x# v) A0 q6 B" L6 U  (axlAddSelectAll) ;select all clines and vias
0 x& `$ j/ L; u1 y$ u
9 E& D# S0 T; c/ H  \7 ]  (setq clineSet (axlGetSelSet))
7 O! b* g  d2 w5 r( @  (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
7 V: z2 D; p2 V5 s  (axlClearSelSet)    ;unselect everything+ n& F+ F" a- b2 y7 Q8 f
) * ^* P- q* X7 ~4 @$ T1 p, `, r
4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?. G' E. s5 m  i0 F. @) w3 d
    (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
6 \+ n7 n1 y" @5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?/ x1 D6 M9 K0 U* C
    (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的): D; `8 ^) t5 q# X/ d; c/ h
6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。
5 r$ |! h2 [8 P' F9 |    (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)3 r8 v- @) z- T2 [( K
7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!: i2 |7 _% w$ j
   (15.0版本将增加Undo、Redo功能)
( K' X" \* |# I0 d8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
0 I) C5 F! P. g6 r7 t. p    (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)/ l7 I+ V7 k/ G7 Z  p: K
9,公英制转换偏差太大。1 ^) b2 C( {- {: Y8 G
   (由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制)* d& \: K! v7 Q/ f: }$ c
10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。
  P% K7 X' c) E: d& O* u   (Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)' d9 F$ U* E' G! l6 b3 @9 M8 c

0 W) t2 z( ?1 a& {11,Allegro里没有对齐元件的功能。
3 {( S& A! i0 ~/ a; P    (后面版本的Allegro将会有对齐功能)- h$ d& Y) g. e/ R4 n, Z) P
12,垃圾文件太多,不知那些有用。
- I. R3 |. K# Y& C   (Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。)
: W; y7 R( {& O- i1 V( g13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。; S% ]1 s8 |3 b0 F) F1 _
   (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式)
. l6 w2 f; M$ v" X/ M5 D5 a- t" t* C: F+ R' A% V1 y- O) Q
14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。
! i) ~% k. y4 |5 S% K. g" y    (可以通过调整GRID来修改铜箔,这样一来更容易)
! j$ G# [% w2 M+ s$ q4 [  _15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线." f8 v) }6 c' o4 [7 W4 s5 B) g  Q9 [
16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.
3 ~; l8 Y- Q9 I" g- p9 J, o   (方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;
' M) I. |1 U6 Y# W- w. J. h方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;0 @- e# A! T# b. _. {
方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)7 s. O- J3 c, P
三种方法配合使用,会得到更好的显示效果。1 Z4 K, ]$ U" y* ~5 {
    4 s7 O/ o( Q0 B& P6 p6 K6 M, P4 o
7 q4 J7 s  d/ Q. j' v* `
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。
; n, g4 m; `; _   (使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)
6 S! K/ N3 t5 u2 ^+ k& C* C( B18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令), v5 |; M% P* \6 {1 e
   (如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。9 G& p+ B0 k  J* b. e& I
    对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。- ?, w& d  E, g) c

  T: }: M0 Y5 b- y+ N7 h: }9 g1 l- b             图一
2 m7 W/ N" N, q5 F9 L2 E8 X# O! A2 a' {( W6 G$ K7 r/ Y' l! G; f
+ ^6 X7 I% u5 B6 e, y2 E
对有net属性的断线头和VIA(如图二),可采用:9 W8 V" [! A# P1 g  w. d- |+ ]; V

! [! q! E2 E7 K0 e' l           图二7 M0 ?* H4 I8 `& ]! y7 x( G! ]2 ?
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):
- C& C$ b( i, s
: O* s0 E% r0 L( s点击左边的方按钮,还可以改变参数的设定。
: o/ I  A% n9 Q: }, d19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来$ N  [7 |  O; C. o0 R
(报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!
" u1 E- S6 W5 b- ]' S! j5 ]$ K   (此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:1 w* J% O# u% v
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe- l& C* Y1 s! i- Y' z9 ?
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )
* r; v0 v' S- X2 x20.ALLEGRO中最好可以方便走排线。
8 I3 o' \* D$ E/ k/ a$ \+ C    (CCT具备此功能。Allegro走排线功能正在开发中)
# k4 ]) y: e! H7 C' e! ~; I% `. E21.用Net logic 改变的网络不能反标至原理图" ]4 F. ~9 Q3 b% y, E: r- O
    (可以。用tool2->design association可以反标网络)8 ^# N* W6 |0 B2 P4 P0 G4 X: b
22.Allegro没有BUS走线的功能,差分线不能同时布线
. \2 ^7 ?, t; ]+ [6 T4 N* p    (目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强): Y) _( G0 K- P1 H+ s8 {
23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许& ~9 E# S. I8 k6 V
    (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进)( D) Z  [* C+ v- [- B; R) u9 \& A
24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。
$ m' R. D7 U/ d6 E    (这的确是一个缺点。该问题已列入15.0改进计划)
2 p! L. Z) ?7 p; {25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo.- ?& L( v1 Y$ [! b" m
    (14.2对过孔的推挤有很大改进)
& g; _3 _* |, G: m2 K26.有时优化走线时,旧线还需要再手动删除。
8 Z9 g( d$ r' G) \    (优化走线是在原走线的基础上进行,因此不会有新线产生)" Q, a$ T9 _. y4 \
27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)3 d. z* P$ E7 H9 p3 A- }2 a
    (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)
; q9 _+ m- ]* D! K4 w6 d. I28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.1 _+ p% w+ m" ^' i; h  j" O% e
(问题提的不很清楚。从14.0开始:
( V1 O. N: _( Q' i1、因为添了约束管理器,不能从高版本的向低版本传递数据;# @8 y5 T# T. q7 Z
2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令:. K2 i) _1 @1 c( K6 p
FOR  %%f  IN  (*.bsm)  DO  flash_convert  %%f& Y( S/ p  J* ]6 M- R
3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)
$ Z) i4 Y9 r2 n8 [& T6 O  _* x29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,
! h, U. w" ~/ j* k3 J  但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
$ ?1 V) L  f/ K; I' T9 q# Q7 w    (应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO)

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参与人数 2贡献 +7 收起 理由
hw10425 + 2 感谢分享,对我有很大的帮助,谢谢
Allen + 5 感谢分享

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发表于 2013-9-27 21:54 | 只看该作者
謝謝分享喔   

该用户从未签到

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发表于 2014-3-19 17:09 | 只看该作者
好东西
" W8 z; G, P6 u4 T6 w: g顶啊 谢谢谢谢

该用户从未签到

2#
发表于 2008-4-12 11:17 | 只看该作者
感谢贡献

该用户从未签到

3#
发表于 2008-9-7 11:14 | 只看该作者
好东西,不要沉

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4#
发表于 2008-11-25 09:05 | 只看该作者
好东西啊 谢谢

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5#
发表于 2009-2-2 14:40 | 只看该作者
好啊,谢谢

该用户从未签到

6#
发表于 2009-2-2 15:18 | 只看该作者
菜鸟来观望
头像被屏蔽

该用户从未签到

7#
发表于 2009-2-2 15:59 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

该用户从未签到

8#
发表于 2009-5-6 11:48 | 只看该作者
楼主太爱你了

该用户从未签到

9#
发表于 2009-6-8 13:10 | 只看该作者
把贴子顶起来,HOHO~~

该用户从未签到

10#
发表于 2010-4-6 13:08 | 只看该作者
楼主人漂亮,能力也强!牛。。。。。。。。

该用户从未签到

11#
发表于 2010-4-6 15:25 | 只看该作者
这个要顶!!!

该用户从未签到

12#
发表于 2010-4-13 10:37 | 只看该作者
这个很精华啊
  • TA的每日心情
    开心
    2023-2-12 15:39
  • 签到天数: 1 天

    [LV.1]初来乍到

    13#
    发表于 2010-4-13 13:54 | 只看该作者
    很有用!

    该用户从未签到

    14#
    发表于 2010-4-26 11:37 | 只看该作者
    这是个好东西
  • TA的每日心情
    无聊
    2023-3-13 15:12
  • 签到天数: 43 天

    [LV.5]常住居民I

    15#
    发表于 2010-5-4 14:59 | 只看该作者
    回复 1# panhaojie / b, F6 z7 X& r0 g
    & j. A2 @! \  E: A/ ^

    ( p7 j" V. [8 {# X9 Z    thank you lz!
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