PADS LOGIC中怎么ERC检查原理图的错误？

decentboy · 发表于 2010-4-29 16:43

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各位：最近小弟在学习pads LOGIC，做完一个原理图，想检查下，怎么没有发现ERC这个功能呢？是软件本身没有还是在哪里设置？如果没有的话，那用LOGIC画完原理图怎么知道有没有错误呢？

decentboy · 发表于 2010-4-30 09:50

怎么没人回复呢？自己顶起！

fedorayang · 发表于 2010-6-19 14:17

Adayi · 发表于 2011-4-10 15:23

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cxyjoe · 发表于 2011-4-10 21:15

个人觉得真正的检查还得靠自己，大部分的错误DRC检查不出来

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Adayi Adayi 当前离线积分 41 头像被屏蔽该用户从未签到	4^# 发表于 2011-4-10 15:23 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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