大家一起讨论抖动

stupid · 发表于 2010-4-26 16:50

本帖最后由 stupid 于 2010-4-26 17:38 编辑

不平衡双绞线会造成抖动！

Ron Olisar, 首席技术专家

摘要：本应用笔记介绍了一种新的测试方法，用来预测不平衡(不对称)双绞线在串行电缆上造成的抖动。文中阐述了对于作为质量评估的线对内偏差的一些误解和线对内偏差与抖动之间关系的错误理解。本文澄清了一个关键问题，即：电缆不平衡造成的差模电压与共模电压之间的相互转换，不同模式的电压具有不同的传输速率和损耗特性。本文介绍了一种廉价电缆传输数据时，不同模式电压的转换，合格/失效的判断准则与数据抖动有关。

类似文章还发表在Maxim工程期刊，第64期(PDF，2.5MB)。

概述1Gbps以上的串行数字视频信号传输(如DVI™、HDMI™和DisplayPort™视频接口标准要求)大大提高了对连接PC和HDTV显示器电缆的性能要求。所以，传统的模拟音频/视频电缆供应商现在也必须与电信串行数字差分电缆制造商一样，了解关于2.5Gbps InfiniBand™和PCI Express®、3.125Gbps CX4以及4.25Gbps Fibre Channel的知识。

本文着重介绍由于视频信号的差模和共模分量的变换所引起的数据抖动现象。本文还揭示了线对间信号偏移的神秘面纱，并建议通过测试电缆来预测抖动。本文证明实际应用中并不一定要求使用昂贵的具有良好性能的差分电缆，只需实现良好的平衡性即可。

DVI/HDMI系统在0.25Gbps至3.40Gbps范围内所要求的常见数字视频传输差分电缆为100Ω屏蔽双绞线(STP)，也可以使用100Ω的同轴电缆(twinax)，这也是数据通信中比较常见的电缆。

保持平衡DVI、HDMI和DisplayPort系统都包括四对差分互连线路，以便进行数字视频传输。如能满足两个前提，则利用廉价的接收器件即可恢复信号：1) 差分通路保持传输信号为差分模式，仅引入极少甚至根本不引入共模信号；2) 差分通路保持平衡，这意味着两根线对信号须保持对称。

电缆将信号能量保持在差分模式时，在整个频谱范围内会产生可预测的相位延迟及趋肤效应损耗。这两种效应很容易补偿。否则，信号将无法由常规的接收器恢复。当然，差分耦合电缆(STP或twinax)上差模与共模之间的转换会造成较大误差，无法预测相位延迟和信号损耗。

不一致造成的。例如，假设一对同轴电缆的长度不同(图1)。输入为差模信号，不存在共模电压。而输出信号将出现对应于传输延迟的线对偏差，除线对偏差外，还会产生共模能量，造成差模能量降低。

图1. 简单线对偏移将部分差模信号转换为共模(CM)能量

本例采用的激励为正弦波，而非数字不[url=http://china.maxim-ic.com/glossary/definitions.mvp/term/RZ/gpk/255]归零[/url](NRZ)波形。图1所示同轴电缆的偏移延迟在整个频率范围内为常数。然而，STP或twinax电缆内数字NRZ波形的每个正弦(傅里叶)分量都会产生不同的偏移。

关于线对内偏差的误解差模和共模之间的能量转换是一种常见的测量考虑因素，电缆制造商经常把线对内延迟偏差作为电缆质量保证(QA)的测试项目。然而，传统的测量线对内偏差的方法可能会得出一个错误结论，认为抖动是不可预测的。

误解1：线对内传输偏移相对于频率为固定值。这种说法对于非差分耦合线对是正确的，例如同轴电缆，但是对于差分耦合电缆并非如此，例如STP和twinax。图2给出了28AWG twinax双绞线电缆的测试结果。线对内偏移实际上在不同频率下会发生极性变化。

图2. 28AWG twinax电缆线对内偏移与频率的对应关系

误解2：线对内传输斜移与电缆长度成正比。这种说法在频率非常低时(波长相对于电缆长度而言)是正确的，但是对于差分耦合电缆(例如STP和twinax)，在高频时并非如此。图2所示为不同长度28AWG twinax电缆线对内的传输偏移情况。注意，在在300MHz和1500MHz之间，10英尺长度时线对内偏移最严重。

误解3：线对内传输偏移可以通过阶跃激励测试进行预测。这种测试方法向电缆的一端注入一个差分或单端电压阶跃信号，然后在电缆的另一端测量(+)和(-)信号沿之间的时间差(偏移)。不幸的是，电缆本身会对这些输出沿进行低通滤波，这种影响对于长电缆是动态变化的。该方法可检验低频线对偏移，但是关于对串行数字视频影响最大的高频线对偏移，却说明不了任何问题。

由此说明，对于STP和twinax电缆，线对内偏移是频率的函数。图3所示为DVI系统利用50m 22AWG STP电缆传输信号的测量结果。注意，对于WUXGA显示所要求的1.64Gbps视频码率，阶跃激励法预测线对内偏移为300ps，大约为半个周期(0.5UI)。因此对于DVI/HEMI标准来说，该电缆的线对内偏移指标是不合格的。然而，接收器的均衡眼图看起来却很好，这是因为该电缆内的高频线对内偏移非常低，使其在1.65Gbps下具有卓越的性能。阶跃激励法仅仅能够检查低频线对内偏移。所以，千万不要把这种电缆给扔掉！

图3. 阶跃激励法不能预测串行数据抖动

差分耦合线对如图4所示，耦合电缆(STP、UTP、twinax)的差分特征阻抗包括线对中(+)和(-)线(Z1)以及每根线和地(Z2、Z3)之间的耦合。差分线对中的任何不平衡(其中Z2 ≠ Z3)，例如长度不对称或绞合及电介质环境的不对称，都会引起差模-共模之间的转换，其影响是可预测的，例如线对内传输偏移。

图4. 非耦合(同轴)和耦合(twinax、STP) 100Ω差分线对

耦合电缆中的另一种复杂情况是，差模和共模信号的传输速度不同，在长电缆内可产生几个ns的差异。当差模能量转换成共模能量，或相反时，所产生的相位是随机的。这种影响是造成差模抖动的原因之一。当信号在两种模式之间随意转换时，将无法预测电缆频率和相位响应。

由于趋肤效应，差模和共模信号还具有不同的损耗率(单位为dB/m)。这种效应并非全是坏事，因为可充分利用其优势：若电缆的共模损耗明显高于其差模损耗，其线对内传输偏移将较小。若电缆在输出端没有共模能量，则根本就不存在线对内传输偏移。一个极端的例子是，CAT5 UTP电缆内的高频共模能量将作为EMI耗散(因为它没有屏蔽层)，仅剩下差模能量。所以，不存在线对内传输偏移。

预测差模-共模转换抖动简单的双向转换(差模至共模以及相反)模型很能说明问题，虽然这明显是一个连续过程的集中近似。模式转换是渐进的，并且可能是局部或多步进行的，这取决于相对于波长的电缆长度(图5)。

图5. 电缆长度范围内的模式转换

注意，共模信号本身并不会造成差模信号的定时抖动，而是其模式转换在差模信号中引入了不一致的信号，从而破坏了信号的完整性。所以，通过测量共模能量(给一个差分激励)，可获得模式转换的证据，从中即可评估差模抖动。

通过测量电缆质量即可预测其传输数字视频信号的质量。例如，它应能预测数据中的过零抖动，这是由于在接收器内趋肤效应和介电损耗理想平衡之后的电缆不平衡造成的残余抖动。采用阶跃激励法测量线对内传输偏移不适合用于预测抖动。

因此，我们建议通过测量差模-共模转换作为预测电缆不平衡造成的数据抖动特性的更好方法。理想情况下，在电缆输出端仅存在差模能量，而没有共模能量。如果出现了共模能量，则说明电缆存在某种不平衡，已经将部分差模能量转换为了共模能量。

作为一种探索性的论据，我们可在电缆输入端采用一种具有正弦差模源的简单模型。

假设电缆中的部分正弦波能量从差模转换为了共模，并且对称地，相同部分的能量被转换为差模。采用S参数命名转换，两个转换系数分别为SCD21和SDC21 (注意输出端编号在前)：
- SCD21为端口1至端口2的差模-共模转换
- SDC21为端口1至端口2的共模-差模转换
- 在实际电缆中，SCD21 (幅值) = SDC21 (幅值)很接近
- SDD21为端口1至端口2的差模传输
假设造成全部转换(从差模至共模以及相反)的能量具有任意相位。这是差模和共模信号的传输速度不同造成的，这在STP和twinax电缆中很常见。并且假设电缆长度足以使延迟差大约正弦波周期。

图6. 过零定时抖动TJ(pk)是由于SCD21和SDC21引起的，所有部波形均为差分信号(未显示单端信号)。

由于本身通过SCD21和SDC21返回的原因，差分正弦分量的过零点会产生平移TJ(pk) (图6)。注意，返回的差模分量在差分输出信号中的过零点具有最大幅值，它引起了最严重的偏移。产生TJ(pk)抖动所必需的返回幅值A(dB)相对于总差模输出电平(SDD21)为：

A(dB) = [SCD21(dB) - SDD21(dB)] + [SDC21(dB) - SDD21(dB)] = 20 × LOG{sin[2π × TJ(pk) × 频率]}

式1

由于在实际电缆中存在SCD21 (幅值) = SDC21 (幅值)的非常近似，所以利用电缆输出端的共模和差模电平之差即可衡量由于不平衡造成影响小于TJ(pk-to-pk)抖动的电缆质量。

SCD21(dB) - SDD21(dB) = A(dB)/2 < 10 × LOG{sin[π × TJ(pk-to-pk) × 频率]}

式2

式中由于不平衡造成的抖动为：
TJ(pk-to-pk) = 2 × TJ(pk)

图7所示为电缆的共模和差模响应，图8中绘制了其差异，为共模相对于差模输出的曲线。图8还包括0.1UI和0.2UI的测试图(在差模过零TJ[pk]时为常量)，其中UI是给定数据速率下的码周期的单位间隔。例如，1.65Gbps (WUXGA)下的0.1UI抖动曲线呈现最大过零误差为常数60psP-P。

清晰图片(PDF，314kB)
图7. 60m电缆的频响，显示了共模输出(SCD21)和差模输出(SDD21)。数据是在MAX3815 TMDS数字视频均衡器上获得的。

图8. (SCD21–SDD21)曲线，绘制了合格/不合格的模板。

测试模板与简化如果图8中的电缆测量值(SCD21 - SDD21)在任何点达到了0.1UI，则说明电缆不平衡产生了潜在的0.1UIP-P抖动。也就是说，如果数据信号序列中的频谱分量正好与电缆测量值达到0.1UIP-P测试图时的频率相一致，该频谱分量的过零误差(相移范围)则为0.1UIP-P (60psP-P)。

DVI和HDMI TMDS®信号是非扰码的，所以其频谱的谐波分量根据数据内容而变化。因此，假设其整个频谱在时间上“遍历”，并且主要分量介于大约(数据率)/20和(数据率) × 0.8之间是合理的(注意，NRZ数据信号的sinc²幂函数在频率 = 数据码率时将为零)。

图9所示为根据式2简化的合格/不合格测试图。在0.05至0.25倍最大码率下，0.1UIP-P测试图为-11dB，在0.8倍最大码率时平坦上升至-6dB。该测试图与电缆的规定工作码率(本例中为1.65Gbps)成简单比例关系。

图9. 简化测试模板，建议采用0.1UIP-P合格/不合格检测标准。

简化测试图还考虑了基波小于0.25倍最大码率时的总谐波因素。图10所示为以下的公式曲线(仅基波)，以及低频时的2分量和3分量抖动抑制的偏移。

图10. 简化测试模板，仅绘制了基波和多谐波情况下的曲线。

基波低于0.25倍最大码率的NRZ数据模型包含有助于抑制经过模式转换的单分量不确定返回的谐波。由于均衡器和接收器电路的频响通常在0.75倍最大码率以上滚降(也就是基波为0.25倍最大码率时的3次谐波)，所以高于0.25倍最大码率的基波可能不包含起作用的谐波。

大量经过测试的电缆在单一的最差频率下呈现出最大抖动。结合信号不断变化的谐波分量，这种效应支持了关于模板的单一最差频率的假设。

采用0.1UIP-P合格/不合格测试标准，或更严格的标准DVI/HDMI TMDS电缆互连允许大约为0.2UIP-P总叠加抖动，它是TMDS Tx测试图和Rx测试图之差。0.2UIP-P正好满足这一标准，不允许信道中再有其它抖动因素。

因此，图10所示的0.1UIP-P合格/不合格测试模板是所推荐的基本标准，为信号中其它抖动因素预留了空间，例如连接器，以及来自于均衡和切换的残余抖动。为了获得更好的电缆性能，可采用更加严格的标准。例如，您可采用0.05UIP-P合格/不合格测试模板。

测量差模与共模之间的转换相对于差模通过响应(SDD21)，我们建议直接测量差模-共模转换(SCD21)，这也是最有价值、最灵活以及最经济的测试方法。目标是：

获得具有均衡抖动性能的NRZ信号的可预测性结果
经济的测试方法—应不需要昂贵的示波器或网络分析仪
简单的合格/不合格测试图。

将一个4端口S参数网络分析仪配置为一台2端口差分分析仪(图11)，可直接测量SDD21和SCD21，但其价格($50k至$100k)并不满足以上的第2条目标。作为一种替代方案，您可采用低成本的测试配置(图12)准确测量SDD21和SCD21，该配置包括1台正弦信号发生器、2个平衡-不平衡变压器(balun)和2个功率计(或一个双路输入功率计)。这些设备都早已是成熟产品，所以您可充分利用二手设备市场，将费用保持在$10k以下。

图11. 将一台4端口S参数网络分析仪配置成一台2端口分析仪

图12. 该测试配置采用低成本信号发生器、耦合器和功率计

该测试配置中的关键部分是M/A-COM (Tyco Electronics®，泰科电子公司的一个子公司)的H9-SMA型耦合器，频谱范围为2MHz至2GHz。第1个耦合器从单端正弦信号发生器产生差模源信号，第2个耦合器从测量中分离出差模(SDD21)和共模(SCD21)信号。

采用高质量的SMA电缆，以及在标注的地方采用匹配长度的线对。可从泰克(Tektronix®)和安捷伦(Agilent™)购买SMA-DVI/HDMI测试电路板。测试关心的频率范围内的(SCD21[dB] - SDD21[dB])，并相对于合格/不合格测试图绘制其曲线。

结论如果电缆仅仅存在很小抖动，或者不存在抖动或差模-共模转换，可以采用廉价器件从长电缆中恢复数字视频数据。这些电缆在其频谱范围内具有可预测的相位延迟和损耗，很容易补偿。如果电缆存在严重的差模-共模转换，以上方法则不适用。

线对内传输偏移被误认为是一种衡量DVI、HDMI和DisplayPort数字视频的STP和Twinax电缆传输质量的常用参数。利用传统的阶跃激励法测量线对内偏移作为衡量串行数字视频电缆传输质量的标准也是一种误导。所以，一种最直接、灵活和经济的测试方法是：直接测量关键参数，即测量由于电缆不平衡造成的差模与共模之间的转换。

附录Ⅰ：实际电缆的测试结论
清晰图片(PDF, 298kB)

清晰图片(PDF, 297kB)

清晰图片(PDF, 313kB)

附录Ⅱ：长电缆中的高频损耗趋肤效应和介电损耗是造成电缆高频损耗的主要原因。幸运的是，可利用商用DVI/HDMI均衡器IC (例如MAX3815)对这些损耗进行补偿，以延长电缆范围。

趋肤效应损耗(单位为dB)与电缆长度及频率的平方根成正比；介电损耗(单位为dB)与电缆长度及频率成正比。趋肤效应损耗主要来自于中、低频，介电损耗主要来自于高频。

由于ISI (码间干扰)，这些损耗会引入抖动。若未经补偿，半码率下的6dB至8dB损耗会增大抖动、降低幅值，使示波器测量的眼图闭合。通过补偿损耗，利用低成本均衡方案即可消除与ISI相关的抖动，恢复信号幅值。

附录Ⅲ：M/A-COM H9-SMA混合连接耦合器频率范围：2MHz至2000MHz
阻抗：50Ω
传输损耗：3.4dB至4.8dB (参考下图)
模式隔离：30dB (最小，参考下图)

Application 1:	Single-ended-to-differential converter
Port A:	Single-ended stimulus input
Port B:	Connect 50Ω termination
Port C:	Differential (+) output
Port D:	Differential (-) output

Application 2:	Mode splitter (separate differential and common modes)
Port C:	Differential (+) input
Port D:	Differential (-) input
Port A:	Differential level output (single ended)
Port B:	Common-mode level output (single ended)

下图所示为应用2，端口A和B的输出为端口C和D输入的响应。上部的曲线(端口A)是端口C和D的差模激励，下部的曲线(端口B)是端口C和D的共模激励。

作者在此向Chad Nelson表示感谢，感谢他协助测试设备的配置，并测量了确认性能结果的测量数据。

stupid · 发表于 2010-4-26 17:31

本帖最后由 stupid 于 2010-4-26 17:37 编辑

高速背板设计对ISI的考虑

高速背板设计者面临信号衰减、符号间干扰(ISI)及串扰等几项主要挑战。具有创新信号调整技术的芯片产品(如高速背板接口解决方案)可有效解决这些系统级难题，使系统厂商能为其客户提供高性能及可升级的系统，并减少开发时间及成本。

路由器、以太网交换机及存储子系统等基于模块化机箱的系统中，高速背板要求有高等级的信号完整性及更高的系统吞吐量。面向这些应用的系统供应商为了用一种经济且及时的方式来设计这些高速背板，正面临众多挑战。他们还必须保护其客户在原有线卡、机箱及电源上的投资，同时还必须支持更高的性能及提供更新的服务。

今天，一些系统中的背板正采用5Gbps或更高速的串行链路技术运行。为设计能以这种速率工作的高可靠系统，要求芯片厂商提供确保在背板中进行无错误传输的解决方案。本文将阐述基于模块化机箱系统中的高速背板及其设计挑战，同时将讨论能解决这些挑战的芯片解决方案。

基于模块化机箱的系统实例

像核心路由器、企业级交换机及存储子系统等模块化机箱系统，全都拥有高速背板及多个线卡。通过增加更多的线卡以及提高线卡端口密度，可提高系统性能及容量。这些系统均为模块化，可独立进行扩展。它们还被设计成具有高可用性以确保连续运行。

这些系统由含有冗余开关卡、线卡及电源模块的插槽组成。它们可配备冗余组件来增加安装的可靠性及可用性。图1为一种典型的基于模块化机箱的系统配置。背板接口解决方案(亦称为高速串行连接)提供高速背板间的全双工通信。串行连接器件的速度取决于系统吞吐量要求。串行连接通过高速差分信号来传输数据。然后此差分信号又通过线卡及连接器路由，穿过背板并经过另一组高密度连接器。其信道特征取决于背板材料、连接器密度、走线宽度/耦合等。在典型的路由器中，根据线卡插入这些走线中的位置，走线长度可在1英寸至48英寸范围内。

这些模块化机箱系统中的背板接口器件具有以下一些关键要求：
1．提高速度：接口器件应能满足系统设计者不断提高的带宽要求。芯片厂商目前正出售3.125-5Gbps速率并在提供 6.25Gbps解决方案的样品，以实现对现有背板中的解决方案进行升级。通过简单的开关卡升级，系统厂商可再利用现有机箱及线卡，同时提供一种向更高带宽线卡的升级途径，以低成本来为客户提供更多的服务；
2．后向兼容性：背板接口器件要求能以原有线卡速度工作，以便与原有线卡兼容；
3．高密度及低功耗：为应付日益增加的网络流量，这些系统需要更小的占位面积及更高的性能和密度，且不会额外增加的功耗。因此对功耗更低、速度更快的背板器件的需求始终存在。
4．可制造性及可测试性：背板接口器件需要整合JTAG及BIST等功能，来实现原型创建及制造期间的芯片级和系统级测试。

高速背板设计考虑

随着数据速率超出1Gbps水平，设计人员必须解决其背板系统设计中的新问题。这些背板的信号完整性受趋肤效应、介电损耗、串扰引起的更大噪声以及符号间干扰(ISI)等因素的影响。

趋肤效应是这样一种现象，即随着频率的增加，大部分电流将集中于外部导体上。由趋肤效应所引起的损耗与频率的平方根、走线的宽度和高度成正比。

介电损耗是由板电介质热损耗所引起，且随频率线性增加。在较高频率上，介电损耗便成为一个较严重的问题。这些损耗不仅降低信号的幅度而且还减慢信号的边缘速度，进而造成信号发散及抖动容限较差。

因为衰减较少的低频分量与衰减较多的高频分量在接收器上相加，信号发散将导致符号间干扰。结果，其眼图开口变小，因此更难在接收端上恢复，从而导致无法接受的误码率。这限制了最大位速率。另一种解释此现象的方式是，信号“变脏”或发散，致使能量逐位下降，进而产生误码。在较低速率上，可对ISI进行校正，因为有足够的时序余量。但在较高速率上，ISI不再只限于信号边界，而是能影响整个位宽度。

噪声的主要来源是由高密度的连接器及背板走线引起的串扰。串扰是高密度连接器与背板布局布线导致的一种主要噪声源。有两种类型的串扰：近端串扰(NEXT)与远端串扰(FEXT)。靠近受害接收器的发射器发出的信号干扰接收的信号时将引起NEXT。而当接收信号受到与受害接收器相连的“远端发射器”干扰时则会引起FEXT。所有这些信道损害均可在背板互连器件中用特殊的信号调整(例如预加重及均衡等)电路来予以补偿或消除。这些电路通过衰减低频分量及放大高频分量来补偿信号损耗。

创新信号调整技术

背板接口器件的关键作用是解决损耗及串扰等信道损害问题，并由此而延长背板的使用寿命。接口发射器拥有幅度控制及预加重等信号调整电路。同样，背板接口接收器采用均衡技术来控制损耗。另外，这些器件还要求具有JTAG及BIST等可测试特性，以在制造时能进行系统级测试。美国国家半导体公司的四路5Gbps SerDes可满足所有这些要求的。以下对四路5Gbps背板收发器SCAN50C400对及其它高速背板接口器件所采用的信号完整性技术进行详细介绍。

预加重与去加重：此项技术在信号发送前对其进行预扭曲，以使接收器上的信号质量如同原始发送的质量。当信号在直流电平上保持超过一个比特的时间时，预加重就会抬高高频分量而降低低频分量。在设计这些方法的过程中，系统设计人员必须仔细控制输出幅度以限制输出功率。

接收均衡：接收均衡通过对输入数据运用相对频率特征来补偿信道的损耗特征。有两种均衡电路：固定式与自适应式。固定式均衡器对补偿特征进行手工设置，而自适应式均衡器则采用自适应算法来设置最佳补偿特征，这使用户能将一种器件应用于各种不同的信道。它还能对制造偏差及环境变化给信道特征带来的变化进行自动补偿。接收均衡功能既可集成到背板接口器件中，也可在独立器件中执行。在独立器件中执行接收均衡的优势是可提供最佳的布线优势及设计灵活性。

串扰噪声消除：除预加重及接收均衡技术外，在某些系统中也采用串扰消除技术。这些芯片采用这样一种噪声消除机制，即对邻近信道上的噪声进行采样，然后再将其从信号中减掉。

作者：Vasanta Madduri
6 _% d# x9 J5 S* x: p美国国家半导体公司企业网络产品市场经理
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stupid · 发表于 2010-5-5 16:56

本帖最后由 stupid 于 2010-5-5 16:58 编辑

每个串行器/解串器(SerDes)都存在与频率相关的抖动特性。被抖动调制过的激励信号可以帮助设计师特征化SerDes的抖动行为，并避免由于选择了性能不兼容的器件而发生的设计问题。本文将讨论作为当今串行通信设备核心的串行/解串器在抖动测试方面存在的一些挑战和解决方案。

图1：典型的抖动测试配置中所连接的信号源。

      信号抖动是串行器件设计师在兼容性问题方面面临的最大困难之一。由于现代串行器件的数据速率高，采用的又是嵌入式时钟，因此很容易受抖动的影响而降低比特误码率。被业界广泛接受的抖动容限定义已无法查明特定类型的故障，特别是与频率相关的抖动。
      严格的测试对全面理解器件的抖动行为是非常必要的。通过测试和特征化一系列的抖动响应曲线就能预期抖动频率的敏感性。本文将讨论作为当今串行通信设备核心的串行/解串器在抖动测试方面存在的一些挑战和解决方案。
目标器件：串行-解串器(SerDes)
      串行器-解串器是一个整体器件，它的名称通常被缩写为SerDes。串行器部分接收并行数据并将它转换成串行比特流。输入信号一般是8位并行数据，通常在上串行输出链路传输时还会利用某种编码方案将8位数据转换成10位数据。
      解串器则是一个相反的过程。它接收串行数据，必要时进行解码，再转换为并行格式的数据。解串器还要恢复数据时钟，并把时钟和数据一起转发给后续的元件。SerDes中这2个互补的元件提供了一种将原始并行数据转换成串行数据从而进行高效传输的有效方式。
      在SerDes中还有一个锁相环(PLL)模块，它接收系统参考时钟，并将它倍频到相应的数据速率。独立的取样器模块将使用这个倍频过的时钟锁定输入的串行数据。
SerDes抖动规范不全面
      大多数SerDes器件规范都定义了确定和随机抖动容限。确定抖动与环境中发生的重复性事件有关，比如开关型电源供给晶体振荡器的工作。随机抖动则来自于系统内外非相关的事件。
      值得注意的是这些规范省略了所有与频率相关的抖动行为方面的参考内容。随着抖动频率的提高，大多数SerDes器件更倾向于发生确定性抖动。另外，这些规范还忽略了时钟抖动效应，事实上时钟抖动的幅度和频率对抖动容限也有相当大的影响。
      大多数情况下，在工作范围内正常工作的SerDes可能对系统设计中使用的频率具有抖动敏感性，很明显这将导致可靠性问题。
      在有问题的频率点附近工作的可能性非常大，因此需要避免像开关型供电电源这样的设备工作于这些速率，但这样做意味着要降低其它重要的系统设计指标。最好的方法是预先刻划对频率敏感的行为特征，并选择抖动性能符合较大设计目标的SerDes元件。
抖动覆盖整个频谱       时钟抖动和数据抖动都会影响SerDes的比特误码率。PLL如何处理系统时钟中的抖动是问题的关键。PLL会将输入抖动传送到输出，输入输出之间的变化则取决于抖动频率。

图2：抖动容限测量过程。

      对目前典型的商用SerDes器件的响应作一总结可以更好地阐述上述问题。时钟抖动频率在直流到100kHz之间时， SerDes的响应是“平直的”，非常正常，输入时钟抖动线性地从输入传到输出。但在100kHz到1.9MHz时，PLL实际上会放大参考时钟的抖动值。在大约1.9MHz时，抖动达到峰值，与线性区域相比大约高出33%，然后再急剧下降。时钟抖动效应实质上跨越了三个频段：低频、中频和高频。
1. 低频行为
      抖动会引起个别取样数据偏离理想的取样时间位置。在示波器眼图中反应为眼睛的“关闭”；也就是说，眼图中应该张开的区域被那些错误比特污染了。然而，在低频情况下许多SerDes器件可以调整取样点以确保良好的数据捕获。在某些情况下这样做可以帮助它们跟踪等效于许多比特时间的抖动幅度。
      现有的公式可以计算眼睛移动(关闭)的速率，抖动的频率和幅度是公式中的两个参数。但特定SerDes器件的实际值必须通过实验才能得到。
2. 中频行为
      中频范围内的行为比较复杂。在该范围内时钟抖动和数据抖动都会起作用。PLL会把一些时钟抖动传递给取样器，而抖动的数据也会进入取样器。
      时钟抖动和数据抖动将产生结构性或破坏性的干扰，取决于当时的具体频率值。如果时钟和数据分量同相，SerDes就能容忍较大的抖动，如果时钟和数据分量不同相，那么SerDes能够容忍的抖动值就比较小。优秀的设计师会考虑最坏的组合情况，并在数据抖动上增加调整过的参考时钟抖动。
3. 高频行为
      由于时钟抖动在高频时影响很小，当时钟上的抖动频率一旦超过PLL抖动响应曲线下降部分时，就应该注重对数据抖动内容的分析。在这个抖动频率范围内取样器不再跟踪眼图的移动。
      另外，眼图的整体完整性是决定性因素，只要眼睛睁得足够大，取样器就能正确捕捉到数据。

抖动测试
      抖动测试取决于输入被测SerDes器件的数据和时钟信号的调制方式。抖动的一个重要特征是它的“包络”。这也是调制波形的包络，在抖动测试时它会影响结果柱状图的形状。包络有高斯、正弦、方形、三角形、随机等许多类型。在眼睛开度一定时，抖动包络对比特误码率(BER)有较大的影响。
      正弦和三角形是抖动容限测试时使用的主要形状。与其它包络有更多尖峰不同，这两种柱状图在曲线下面都有一个相对矩形的区域。SerDes取样器寻找矩形区域的中间部分，并试图将锁存取样窗口放置在离中间0.5UI的位置。

正弦型抖动测试
      业界广泛使用的正弦包络是一个很好的讨论例子。抖动测试过程是，先将各个正弦调制过的抖动源连接到SerDes的参考时钟和串行数据输入端，并针对抖动幅度和频率对两个源进行独立调整，同时监视输出的比特误码率。图1显示了典型的抖动测试配置中所连接的信号源。

抖动测试工具套件
      抖动的发生需要使用良好集成的兼容性工具。信号的要求比较严格，数据/时序源的带宽和精度必须与目前的串行器件中使用的吉比特数据速率相兼容。时钟和数据信号上的抖动源应该独立于产生实际时钟和数据信号的振荡器。
另外，时钟和数据上的抖动应该相互独立(不锁相)，同时两个信号应该独立进行控制。抖动的幅度和频率变化范围应比较大。

正弦波发生器(调制源)

正弦波发生器提供两个独立的输出，或者也可以使用两个发生器。正弦波的频率将决定被调信号上的抖动频率，它的幅度将决定信号上的抖动幅度。

图3：抖动容限测绘样例。红线表示时钟) x1 Y# `# w: A7 c% L0 Y) I
抖动保持在幅度为200ps p-p、频率为200KHz时! B: K- I3 A& t5 n5 Y
的数据抖动，蓝线表示时钟抖动保持在幅度为200ps/ Q* ]# Y' j6 R- {
p-p、频率为150KHz时的数据抖动。

数据时序发生器(时钟和数据源)
      与正弦波发生器协同工作的是数字信号源，比如泰克DTG5000系列数据时序发生器系统。安装了DTGM31抖动发生器模块后，该系统就能接受两个调制输入信号，并对串行模式数据施加影响。模块的两个独立输出以与输入正弦波成比例地幅度提供抖动调制过的信号。

比特误码检测
      在捕获侧，SerDes的比特误码可以用逻辑分析仪或比特误码率测试仪(BERT)进行检测。逻辑分析仪在误码时触发并捕获来自SerDes的并行数据，而BERT则捕获来自SerDes的串行数据。BERT再将捕获到的数据与来自数据发生器的参考模式数据进行比较。

数字存储示波器(DSO)
      一旦确定比特误码发生后，示波器就开始测试实际的抖动幅度峰峰值，还能显示非常重要的眼图。一些示波器还有选装集成的抖动分析软件工具，从而极大地简化这些任务。

反复测试过程
      图2给出了简化的测量和归档SerDes中抖动行为的过程示意图。图中给出了“典型”值，但个别用户可以根据被测器件特征选择不同的参数。虽然该图只提供了测试的数据抖动部分，但数据抖动值保持不变情况下的时钟抖动过程将遵循相同的步骤。
      执行这一过程时需要考虑几个问题。首先，测试需要在无任何误码的条件下运行一段时间，这段时间最好足够长以致于能得到一个有实际意义的BER值。但通常长期误码是靠外推法推断出来的。
      另外，测试模式数据必须要充分发挥SerDes的性能。工业标准样本是PCI Express 1.0a规范中定义的PCI Express兼容模式。

测试结果
      最好的结果描述是一系列的曲线，每条曲线代表某个时钟抖动值下SerDes能够容忍的数据抖动值，每条曲线的时钟抖动(幅度和频率)保持在一个固定值。x轴代表时钟抖动频率，y轴代表抖动幅度。
      曲线的产生过程是这样的：逐步增加数据抖动幅度并确定器件能够通过的最大值，通过的条件是指定时间段内不产生比特误码。不同的图形轨迹表示不同的时钟抖动频率和/或幅度。图3给出了以这种方式生成的二条曲线例子。
作者：Christopher Skach
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应用工程师 Tektronix公司

stupid · 发表于 2010-5-6 13:07

Agilent——眼图、抖动、相噪

随着数据速率超过Gb/s水平，工程师必须能够识别和解决抖动问题。抖动是在高速数据传输线中导致误码的定时噪声。如果系统的数据速率提高，在几秒内测得的抖动幅度会大体不变，但在位周期的几分之一时间内测量时，它会随着数据速率成比例提高，进而导致误码。新兴技术要求误码率(BER)，亦即误码数量与传输的总码数之比，低于一万亿分之一(10-12)。随着数据通信、总线和底板的数据速率提高，市场上已经出现许多不同的抖动检定技术，这些技术采用各种不同的实验室设备，包括实时数字示波器、取样时间间隔分析仪(TIA)、等时取样示波器、模拟相位检波器和误码率测试仪(BERT)。为解决高数据速率上难以解决的抖动问题，工程师必需理解同步和异步网络中使用的各种抖动分析技术　　
本文重点介绍3 Gb/s以上新兴技术的数据速率。低于3 Gb/s的实时示波器可以捕获连续的数据流，可以同时在时域和频域中分析数据流；在更高的数据速率上，抖动分析要更具挑战性。本文将从数字工程师的角度，介绍应对SONET/SDH挑战的各种经验。

抖动分析基本上包括比较抖动时钟信号和参考时钟信号。参考时钟是一种单独的黄金标准时钟，或从数据中重建的时钟。在高数据速率时，分析每个时钟的唯一技术是位检测和误码率测试；其它技术则采用某种取样技术。

如图1所示，眼图是逻辑脉冲的重叠。它为测量信号质量提供了一种有用的工具，即使在极高的数据速率时，也可以在等时取样示波器上简便生成。边沿由‘1’到‘0’转换和‘0’到‘1’转换组成，样点位于眼图的中心。如果电压(或功率)高于样点，则码被标为逻辑‘1’；如果低于样点，则标为‘0’。系统时钟决定着各个位的样点水平位置。

图1: 具有各项定义的眼图
E1是逻辑‘1’的平均电压或功率电平，E0是逻辑‘0’的平均电压或功率电平。参考点t = 0在左边的交点进行选择，右边的交点及其后是位周期TB。

Eye Crossing Point: 眼图交点
Left Edge: 左沿
Right Edge: 右沿
Nominal Sampling Point: 标称样点

幅度噪声可能会导致逻辑‘1’的电压或功率电平垂直波动，低于样点，导致逻辑‘1’码错误地标为逻辑‘0’码，即误码。抖动描述了相同的效应，但它是水平波动。抖动或定时噪声可能会导致码的边沿在水平方向中的样点内波动，导致错误。从这种意义上讲，抖动定义为一个数字信号在有效时点上距理想时间位置的短期变化。脉冲电压电平的波动源自不需要的调幅(AM)。类似的，转换的定时波动可以描述为脉冲相位波动、不需要的调相(PM)或相噪。

在系统器件的定时方面，数据通信和电信技术并不相同。在同步系统中，如SONET/SDH，系统器件同步到公共的系统时钟。在信号通过网络传送时，不同器件生成的抖动会通过网络传播，除非对器件中传送的抖动提出严格的要求，否则抖动可能会无限制地提高。在异步系统中，如千兆位以太网、PCI Express和光纤通道，器件定时由分布式时钟提供或从数据转换中重建的时钟中提供。在这种情况下，必须限制器件生成的抖动，但从一个器件转移到另一个器件上的抖动则不太重要。不管是哪种情况，底线是系统的工作性能如何，即误码率。

图2: 抖动大的眼图的交点，直方图是一个像素宽的交点块投射到时间轴上的投影

器件生成的固有抖动称为抖动输出。其主要来源可以分为两个：随机抖动(RJ)和确定性抖动(DJ)。可以把抖动看作从理想定时位置的、逻辑转换的定时变化，如图2中的直方图所示。这一分布显示了被不同抖动源模糊的理想定时位置。抖动分布是RJ和DJ概率密度函数的卷积。随机抖动源自各种随机流程，如热噪声和散粒噪声，其假设遵守高斯分布，如图3a所示。由于高斯分布的尾部扩展到无穷大，RJ的峰到峰值没有边界，而RJ的均方根则收敛到高斯分布的宽度上。

图3: 单个时点的抖动、正弦周期抖动和随机抖动相结合，导致误码的实例

Ideal Transition Edge: 理想的转换边沿
RJ Smeared Edge: RJ模糊的边沿
DJ Smeared Edge: DJ模糊的边沿

确定性抖动(DJ)包括占空比失真(DCD)、码间干扰(ISI)、正弦或周期抖动(PJ)和串扰。DCD源自时钟周期中的不对称性。ISI源自由于数据相关效应和色散导致的边沿响应变化。PJ源自周期来源的电磁捡拾，如电源馈通。串扰是由捡拾其它信号导致的。DJ的特色特点是，其峰到峰值具有上下限。DCD和ISI称为有界相关抖动；Pj和串扰称为不相关有界抖动；RJ称为不相关无界抖动。

识别不同类型的抖动来源，可以减少设计层次的问题，因为不同的器件以不同的方式生成抖动。例如，发射机主要生成RJ。外部调制的激光发射机生成的大多数抖动是由激光器和主参考时钟的随机抖动导致的。相反，接收机生成的绝大部分抖动是DJ，这源于导致ISI的前置放大器和后置放大器连接的AC耦合等因素。直接调制激光发射机受到RJ和DJ的影响。介质采用两种方式：光纤从色散中增加DJ，从散射中增加RJ；传导介质从有限带宽中增加DJ，与低频和多个反射相比，高频的衰减要更高。

很重要的一点是，要理解抖动分布是由所有抖动源的卷积赋予的。为直观地认识抖动，我们考察一下从‘0’到‘1’的逻辑转换，如图3b所示。标有‘x’的样点距理想转换边沿右面位周期的一半。现在，增加幅度为A的正弦DJ。在波的顶部，边沿从理想边沿朝着样点移动距离A。然后，根据高斯分布模糊边沿的位置，增加RJ。如果边沿移到样点的右面，那么逻辑‘1’码被错误地标为‘0’。在这种情况下，码边沿抖动经过样点的部分时间决定着BER。如果已知抖动原因，则可以计算BER。在本例中，抖动是RJ及PJ的一个来源，PJ移动边沿距离A及呈高斯分布的区域(图3a中的阴影部分)，移到样点右面的概率决定着误码概率。这展示了RJ和DJ分布怎样一起卷积，即一种原因的效应叠加在另一种原因的效应之上，直到考虑了所有原因。

衡量系统功能的最终尺度是BER。抖动分析的目标是确定抖动对BER的影响，并保证系统BER低于某个最大值，通常是10-12。BER(T)由码型发生器、误码分析仪和系统时钟组成。数据发生器把码型传送到系统器件上。器件处理码型，把结果传送到误码分析仪，误码分析仪在已知码型上同步，计算收到的码数，确定哪些码接收错误，计算BER。图4是BER图，它是样点时间位置BER(t)的函数，这个图称为BERT扫描图或浴缸曲线，简而言之，它在相对于参考时钟给定的额定取样时间的不同时间t上测得的BER。参考时钟可以是信号发射机时钟，也可以是从接收的信号中恢复的时钟，具体取决于测试的系统。图4的时间轴与图1相同，两侧与眼图边沿相对应，样点位于中心。BER一定时，曲线之间的距离是该BER上的眼图张开程度。在样点接近交点时，抖动会导致BER提高到最大0.5。完整的BERT扫描测量是直接衡量BER一定时眼图张开程度的唯一方法。遗憾的是，完整的BERT扫描图需要很长的时间，如在5 Gb/s时需要30分钟。通过集中在眼图边沿进行部分BERT扫描，可以在几秒内，在10-15%的范围内保守地估算任何BER时的眼图张开程度。估算技术是一种近似方式，它对RJ和DJ概率分布去卷积，然后或多或少地使用高斯RJ，根据图3所示计算BER。关键在于，由于DJ有界、RJ是高斯分布，卷积的分布尾部在BER下限中遵守高斯RJ分布。从高斯分布中推导出的函数，称为互补误差函数，拟合到BERT扫描平滑的下降沿上。然后可以推断拟合的函数，直到任何BER值，以估算眼宽。

图4: BER(T)扫描或浴缸曲线，其中误码率是样点时间位置的函数

Bit Error Rati 误码率
Eye Width at BER = 10-12: BER = 10-12时的眼宽
Time, t, relative to the reference clock: 相对于参考时钟的时间t

等时取样示波器上显示的眼图由从多个不同逻辑脉冲上取样的数据组成。“轨迹”由参考时钟提供的触发之后的顺序时间上采集的数据点组成。显示的是一个两维直方图，如图1和图2所示。某个点上的颜色或亮度用来衡量该电压或功率上相对于触发信号的时间上发生的样点数量。取样示波器可以把一个像素宽的交点块投到时间轴上，构成眼图交点直方图(图2)，测量抖动输出。眼图交点直方图近似计算信号抖动输出的概率分布函数。

在BERT扫描情况下，通过对RJ和DJ近似去卷积，可以从眼图交点直方图中估算BER，这基于这样一个事实，即在远离交点时，抖动分布主要取决于高斯RJ。把直方图的尾部与高斯分布匹配起来，提供了一个函数，然后可以在眼图中推断这个函数，并用来估算BER一定时的眼宽。数据集合和分析与高速取样时间间隔分析仪中基本相同。交点直方图拟合的宗旨与拟合BERT扫描的宗旨类似，但BERT扫描技术的速度和精度都要高得多。通过拟合直方图获得的某种高斯形状在一定程度上受到随机波动的影响；BERT扫描只取决于数据转换是否在样点上波动，而不取决于其波动的精确时间位置。因此，使用BERT进行测量要比低概率波动强健得多，后者的拟合可能会偏向交点直方图。部分BERT扫描的拟合速度要比交点直方图的拟合速度快得多，因为BERT数据集是在完整的数据速率上采集的，而直方图则是通过以低得多的速率对信号取样构建的。

对于高斯RJ能否精确地描绘交点直方图或BERT扫描的低BER的尾部，人们还存在争议。这种真正的随机流程会导致抖动，抖动遵守高斯分布并不存在问题，但这些流程可能并不是抖动分布尾部的主要因素。问题在于，多种小的效应之和，会构成接近高斯的分布。统计理论的中心极限定理体现了这一点：数量无穷大的小流程之和会遵守高斯分布。这意味着多个低幅度的DJ流程会卷积到一个仅在钟形曲线中心、而不是尾部接近高斯分布的分布函数。但是尾部才是高斯假设对估算BER最重要的地方。可能在某些情况下，真正的RJ只占似乎是高斯分布的抖动的一小部分。如果是这样，那么用来从拟合快速BERT扫描测量和直方图拟合中估算BER所使用的技术，可能会在总体上高估实际BER。尽管近似方法总是要小心出现错误，但在高斯分布没有很好地描述尾部时，它可能会迫使制造商设计的抖动余量超过必要的水平。幸运的是，通过以BER = 10-12的误码率水平执行全面的BERT扫描测量，进而可以把拟合技术与整个测量进行对比，检查这种情况并不难。

在抖动分析中，有两个不同的频域：时钟频率定义了时钟信号的额定交叉时间，抖动频率则是相对于额定交叉时间，时钟交叉的时间位置变化的频域。例如，周期抖动会导致时钟信号变化大约额定的时钟交叉量。结果，数据信号的抖动频率限于低于时钟频率的一半。

分析解调的抖动信号或相噪是一种强大的诊断技术。可以使用相位检测器解调相位，在频谱分析仪的抖动-频率域中或在示波器上的时域中进行分析。由于相位检测器只能解调时钟信号，要求专门的时钟恢复(CR)电路来分析数据信号。为把数据上的抖动传送到恢复的时钟中，而且没有失真，CR必须有：

1. 低抖动输出 – CR抖动提高了本底噪声，因为CR抖动的响应可能会干扰器件的抖动，而不能完全减去抖动响应；
2. 平坦的转函，这样抖动信号不会失真；
3. 带宽要足够宽，能够在相关的抖动-频段中传送抖动。
带宽标准限制着基于相位检测器的系统的分析范围。在SONET/SDH等应用中，数据恢复电路的带宽很好地界定了滚降频率，相位检测器电路可以设计成适合应用的带宽。

图5: 相噪频谱密度/单边带相噪图

图5是时钟信号的相位频谱密度：每个单位的抖动-频率带宽的均方相位变化。它等于单边带(SSB)功率频谱。在图5中，RJ提供了频谱中的连续背景，可以理解为闪烁、随机漂移和白噪声成分。通过分析相噪频谱，可以识别和分隔不同类型的DJ：在图5中，在低抖动-频率上，60 Hz拾波及其谐波上升到连续背景上方的杂散信号，大约2 kHz上的宽拐角是锁相环滚降点，5 MHz周围的PJ非常明显。通过在希望的带宽上求积分，可以从频谱中提取rms抖动。

通过使用具有专用相噪功能的频谱分析仪，还可以从时钟信号的频谱中提取SSB频谱。与相位检测相比，这种方法有两个系统问题。首选，频谱不能区分幅度噪声和相位噪声。低噪声、高带宽的限制放大器可以降低这种效应。第二，频谱分析仪的滤波形状允许载波附近的某些高幅度噪声泄漏出去。另一方面，使用频谱分析仪提取SSB频谱的优点是带宽高。因此，结合使用抖动频率带宽高达约100 MHz的相位检测器与具有覆盖最高时钟频率一半的相噪专用功能的频谱分析仪，可以提供一种强大的抖动诊断工具。

在较低的数据速率下(如B < 3 Gb/s)，可以使用实时示波器捕获连续数据流的一个长段。数据集由段中每个数据转换的带有时间标记的交点组成。与取样技术或BERT扫描中的数据不同，数据可以在时域和抖动频率域之间来回变换。可以在抖动-频率域中识别确定性流程，与相噪分析技术相比，可以隔离时域中的效应，而相噪分析技术则测量功率频谱，而没有完整的合成幅度。但是，实时示波器上的抖动分析也有自己的缺点：数据集合的数字转换分辨率有限，数据段的长度受到示波器内存深度的限制。内存深度有限还具有矩形窗口效应，导致抖动频谱中窄的空信号，限制可以观察到的最低抖动频率。将不能分析周期长于捕获长度所发生的抖动效应。

在同步系统中，在通过系统传播时，抖动会在不同器件之间提高。抖动转函检定器件怎样作为抖动频率的函数传播抖动，可以用来理解器件的频响，而不管它是否是在SONET/SDH中指定的。规定幅度和频率的正弦抖动信号适用于传送到器件上的数据，将在应用的抖动频率上测量这些器件的输出抖动幅度，如基于相位检测的测试仪。抖动转函应小于或接近低抖动频率上的元素，其中接收机对抖动更加强健，而在规定的接收机滚降频率上，则要远远低于抖动频率上的单位。

抖动容限衡量接收机在不降低BER性能的情况下对抖动的容忍能力。它是用于器件的、导致相当于灵敏度降低1 dB的正弦抖动的幅度。在测试时，首先在没有增加抖动的情况下测量器件的BER，然后降低信号功率，直到误差始点或直到超过规定的BER。然后把信号功率提高1 dB，并增加正弦抖动，传送信号。得到的抖动幅度就是该频率上的抖动容限。容限要求符合一个模板，其中对低频幅度大，对高频幅度小。

SONET/SDH已经很好地定义了频带有限的抖动输出、转函和容限要求，但许多高速异步技术的抖动规范仍在发展。对发射机，10 GB以太网规范限制着发射机色散代价(TDP)。TDP是必须增加到色散链路中的发射机上的衰减水平，以把BER提高到非色散链路中的参考接收机的水平，其样点波动范围为5 ps。TDP是一种限制抖动输出的方法。对接收机，将执行受压眼图接收机灵敏度测试，检验接收机在接收可以允许的最坏情况信号时，能否在低于10-12的BER水平上运行。测试信号设计成模拟各种极限条件，包括RJ、DCD、ISI和PJ。与SONET/SDH中一样，抖动容限测试作为增加的抖动-频率的函数，但它还包括其它极限条件。

抖动测量的精度受到本底噪声和复现度的限制。本底噪声是系统生成的平均抖动，有时称为测试设备固定误差，取决于测量的带宽。噪声可能会波动到平均值以上，测量结果可能会波动到实际值之下，本底噪声和复现度相结合，决定着测试仪可以观察到的最低抖动。经验法则是可以观察到的最低抖动比本底噪声之上的复现度低两个单位。

不同的抖动检定方法具有不同的优点，其提供的结果可能很难比较，因为它们通常系统地测量不同的项目；但是，良好定义的一致性测试必须允许进行普遍比较。SONET/SDH是比较成熟的抖动标准，它可以在不同测试集合的本底噪声和复现度指标内部，比较单独的频带有限的抖动输出、转函和容限指标。但是，新兴技术中测试方法的激增，鼓励粗心大意地比较衡量不同数量的结果。例如，在BERT扫描中，从眼图张开测量中得到的总抖动完全不同于简单的峰到峰抖动测量。比较微妙的比较是把从BERT测量中推断得出的BER与BERT和取样示波器或TIA上测量的结果分开。在这两种情况下，通过拟合分布中BER低的尾部，可以近似地进行RJ/DJ去卷积，但去卷积近似计算中测量的系统不确定性，即外部效应和测得的分布之差很难量化。问题在于，测量结果的比较精度取决于其不确定性和所有不确定性，必须考虑所有不确定性，而不管是固有的不确定性(如本底噪声和复现度)还是相对的不确定性(如流程差异)。

在同步系统器件和异步系统器件中，在诊断方面，抖动测量的目标是识别导致错误的事件；在一致性测试方面，则是检验器件是否生成可以接受的误码率。在高速数据速率上检定抖动的基本方法有三种，即取样、实时相位检测和测量BER。取样技术可能会漏掉概率低的或瞬时的事件，但会在时域中有效地以可视方式表明系统性能；相位检测的频带有限，但在抖动-频率域中提供了杰出的诊断信息；误码率指标测试每个位，提供了基础的相关质量BER。各种标准正在不断发展，可以在整个眼图中迅速近似获得BER。在RJ占分布尾部主要部分的假设条件下，通过近似去卷积把RJ和DJ分开的这种常用方法是存在争议的，在更好地理解抖动来源和分布时，这种方法将向前发展。随着业内更详细地研究新兴技术，抖动分析技术和一致性测试要求将象此前的SONET/SDH一样趋于稳定和成功。

stupid · 发表于 2010-5-6 13:09

串行数据测试中的CDR--美国力科公司深圳代表处张昌骏

摘要：在高速串行信号的眼图或抖动测试时，合理设置仪器的CDR（时钟与数据恢复）参数才能保证测量结果的有效性和准确性。

关键词：CDR, 眼图测量，抖动测量，实时示波器

在当今的GHz速率的串行数据测试中，眼图和抖动测试是最重要的两个测试项目。眼图和抖动测量中，测试仪器必须从待测试信号中恢复参考时钟，用该时钟同步和采样数据。因此，恢复时钟的方法会直接影响眼图和抖动测试结果，各种串行数据标准都规定了抖动测量中时钟恢复电路CDR的参数，正确的设置测试仪器的CDR参数才可以使测量结果与芯片接收端的实际性能保持一致。

下图1所示为某串行数据链接的系统图，在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了这样的架构。发送端（TX）发送的信号通过信道传输到接收端（RX）后，收发器芯片RX部分的时钟恢复电路从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。由于多种原因，进入RX的串行数据信号可能有较大的抖动，理想情况下（锁相环PLL的环路带宽无穷大时），时钟恢复电路的PLL输出的时钟和RX的输入数据信号同相，即零抖动，这时，RX的判别电路（如图1中的D触发器）有最大的建立时间和保持时间余量。但是，由于PLL的环路响应为低通滤波器特性，只能消除串行数据中低频段的抖动，不能处理高频抖动，所以，现实情况中收发器芯片RX端“看到”的眼图是有抖动的。

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在图1中，RX端PLL的参数是影响眼图和抖动性能的决定因素。PLL是一种广泛使用的电子电路，可以用于获得特定频率的时钟、射频信号调制与解调和串行数据的时钟恢复。

如图2为PLL的系统图，包括鉴相器（phase detector）、环路滤波器（loop filter）、压控振荡器（voltage controlled oscillator，简称VCO）三个基本部分。PLL的工作原理请参考模拟电路书籍。
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在接收端的PLL中，鉴相器、环路滤波器和VCO三部分组成的环路的频响为低通滤波器特性。如下图3所示，接收端的时钟恢复电路的频响是一个低通滤波器，其传递函数为HL, 当串行数据信号的抖动变化频率较低时，即从直流到PLL的截至频率，PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据同相（严格讲相位差为固定常数），这样抖动为零。当连续边沿的抖动变化太快时（即存在高频抖动时），PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动，所以，接收端的CDR不能滤除高于截至频率的抖动，它的抖动传递函数（Jitter Transfer Function简称JTF）的频响为高通滤波特性，接收端CDR又称为TIE抖动的高通滤波器。如图3，抖动传递函数HH=1-HL。

图3：抖动的传递函数

在收发器接收端除了采用如图1所示的PLL来恢复时钟外，另一种时钟恢复方法是使用相位内插器（phase interpolator，简称PI），在FBDIMM和PCI Express中都使用PI来恢复时钟，但是使用仪器测试时，可以用PLL来建模。

测试高速串行数据信号的眼图与抖动的仪器都使用了基于锁相环的时钟恢复方法。其中，实时示波器主要使用软件PLL来恢复参考时钟，取样示波器和误码率测试仪都使用硬件PLL来恢复时钟。实时示波器作为最普及和广泛应用的测试仪器，本文仅介绍实时示波器的软件CDR和眼图测试、抖动测试的关系。

如下图4所示为力科串行数据分析仪中PLL设置的参考，缺省情况下使用FC Golden PLL，该PLL为1阶锁相环，其环路带宽等于比特率除以1667，最早是在Fibre Channel的MJSQ文档中定义的。

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图4：力科串行数据分析仪的软件CDR设置界面

如下图5为使用力科示波器测量某2.5Gbps信号，当示波器的串行数据分析软件的PLL带宽在2MHz、5MHz、10MHz、20MHz四种设置下的眼图测量结果，可见，PLL带宽越高，眼图越清晰，抖动越小。问题是，待测试电路的收发器RX端接收到的、真实的眼图和抖动是什么样呢？答案是必须把示波器的CDR参数设置得和待测试电路RX端的CDR参数完全一致，这样示波器的测量结果才具备参考价值。

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$ A( m! G" w  T$ Z& m5 K! y% w

" M; l8 b- m4 S       图5：示波器在不同PLL设置时测量同一信号的眼图

在图4和图5中都是一阶锁相环的CDR，在很多的串行电路标准中都使用这类PLL，比如GBE、XAUI、SDH、CPRI、FC、SAS等等。不过，PCIe Gen2、SATA2、Displayport则使用了二阶锁相环的CDR，如图6所示为一阶PLL和二阶PLL的JTF对比，二阶PLL有更加陡峭的滚降系数－40dB/decade（一阶PLL的滚降系数为20dB/decade）。假设某500kHz的抖动为150ps（而且500kHz在斜线的频段内），通过一阶PLL后抖动只有15ps，而通过二阶PLL后仅为1.5ps。可见，对于图6中低频段的抖动，二阶PLL可以更大幅度的降低该频段的抖动。

图7所示为某2.5Gbps信号，CDR使用一阶PLL或二阶PLL的眼图测量结果，可见，使用二阶PLL得到的眼图非常清晰、抖动更小。二阶PLL可以更大程度的减小低频抖动，通常用于带有扩频时钟（SSC）的串行数据信号，比如计算机主板上的SATA和PCIe。

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图7：示波器在不同PLL设置时测量同一信号的眼图

如下图8所示，在力科SDA中，集成了FC Golden, PCIe Gen1, PCIe Gen2, DVI, FBDIMM, USB3.0和Custom多种PLL参数设置，测量时根据待测试信号的类型选择合适的CDR设置。

图8：力科示波器集成了多种PLL设置

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在Custom自定义锁相环模式下，可以选择1阶PLL还是2阶PLL。如果是自定义的1阶PLL需要设置极点和零点的频率，PLL的截至频率就是极点频率，零点频率必须高于前者，其决定了阻带的衰减系数；如果是自定义2阶PLL需要设置Natural Frequency（ωn）和Dampling factor（ζ），如图8红色标记所示，该PLL的环路响应的传递函数为H(s)（图8中黄色字体的公式），截至频率可用下面的公式计算：
0 C+ c( o. V3 a, e/ w: B

5 e5 g, G+ z' g- i# D! J6 h2 O# Q2 P  o+ D  j5 O$ V0 a! [
   综上所述，正确设置示波器的CDR参数是测量眼图和抖动的关键，测试人员需要参考串行数据规范或仪器厂商的操作文档，才能保证测量的准确性和有效性。

参考文献

1, Fibre Channel – Method Jitter and Signal Quality Specification – MJSQ, T11.2/Project 1315-DT/Rev 14.1, June 5, 2005.

2, Mike Peng Li, "Jitter, Noise, and Signal Integrity at High-speed".

stupid · 发表于 2010-5-6 13:19

本帖最后由 stupid 于 2010-5-6 13:21 编辑

PLL带宽对高速串行数据眼图测试结果的影响

& k0 R* r1 S- m) A) A

日益普及的串行数据传输有两个主要特点：1.广泛采用差分信号进行数据传输；2.没有专门的时钟传输线路，时钟嵌入在数据里。因此，在系统接收端内部需要时钟恢复电路。接收端时钟恢复方法最常用的是锁相环(PLL)和相位内插(PI)两种方法。相对而言，PLL方法应用更为广泛。图2是一种典型的基于PLL的时钟恢复电路框图。 CDR与PLL简介 PLL的作用简单的来说是产生一个内部信号，去锁住输入信号的相位。讨论两个信号相位的前提是该两个信号的频率一致，这样才有意义，因此锁相环也是锁频回路。假定一固定频率信号：

输入PLL，PLL的输出信号为：

由上述结论得到：

但相位是否相等呢？答案是否定的。实际上，两个信号的相位差是一个定值，其值和起始频率差有关。所以有了第二个重要概念：“锁相不是指相位相同，而是相位差为定值”。PLL的组成如图3所示。鉴相器(PD)将输入信号与VCO(压控振荡器)输出信号进行对比。环路滤波器对差异进行过滤波，然后用来调整VCO。由于LPF是低通滤波器，只能将相位差的低频部分传输到VCO。因此，PLL仅跟踪低频变化。也就是说，由串行数据的CDR电路恢复得到的Recover Clock只包含低频抖动，这个低频抖动在数据中同时存在，因此这些低频抖动成分对于接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。而数据中还包含传输系统中的高频抖动分量，由于CDR电路中的低通滤波器的缘故，这部分恢复出的Clock是不包含的。因此接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。因此只有在PLL截止频率或带宽以下的低频抖动是接收端可以跟随的抖动。相对而言，经过PLL传递出的抖动都为高频抖动，是不能被系统跟随的，会导致接收端采样点的偏移产生误码。如下图所示，蓝色线为PLL的幅频特性曲线，其下面包含的区域即为系统可以跟随的抖动。对应的橙色曲线表示传递出去的抖动的幅频趋势。

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图1：典型计算机系统总线架构示意图。

+ K& @ Z; m6 ~; A! {- U* T7 n6 P图2：串行数据时钟恢复电路框图。

4 k* Z" T6 X9 {( ?2 a5 h
图3：PLL功能块示意图。

) j& _; }9 k4 w6 D. a4 q9 U; t图4：跟随抖动和PLL传递出去的抖动。

如果对图5的PLL建立数学模型和分析，每个功能块均可以用传递函数表示。

& |7 D* X# F2 V8 u* P0 M
图5：PLL数学模型示意图。

通常使用两种闭环路传递函数。一种是相位传递函数，定义如下：

另一种是误差传递函数，定义如下：

相位传递函数为低通，而误差传递函数为高通。两者关系如下：

该公式用于计算复值。因为复值有幅度和相位，因此该公式并不代表两个传递函数的复值之和为1。

当前应用比较普遍的串行数据中CDR采用一阶PLL较多，比如GBE，SATA 1.5Gb/s，PCI-ExpressI 2.5Gb/s，以及XAUI 3.125Gb/s。随着技术的发展，在DisplayPort及PCI-Express II 5.0Gb/s等一些新标准中二阶PLL也开始得到了应用。在当前的大多数主流串行数据标准中，其CDR一般采用指定带宽的“Golden PLL”或采用单极点、高通、20dB/dc滚降、截止频率或带宽等于数据速率/1667这样一些特征的PLL进行时钟恢复。表1是常见串行数据CDR中采用的PLL带宽及标准。

7 C8 m& P, R- ]$ N5 g表1：常见串行数据PLL带宽标准。

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littlemmx (2008-12-29 22:30:12)如何设置PLL带宽 DPOJET软件是泰克最近推出的专门运行在DPO7000及DPO/DSA70000上的眼图和抖动分析软件，该软件将TDS RT-EYE和TDSJIT3集成在一起，不仅保留了原来所有的核心算法，而且极大提高了测试速度和易操作性。该软件除了完全保留原来TDSJIT3和RT-EYE所有功能以外，还增加了信号Period/Freq和Amplitude等相关项目的直接测试功能。软件界面如图6所示。

' u3 z- q, l' c: M' K图6：DPOJET界面示意图。
通常来说，较多的采集样本可以得到更加准确的串行数据测试结果：较多的样本数可以使测量结果更为精确，尤其是低频分量(如扩频时钟，低频抖动等)和高频分量同时存在的测试，更加需要高采样率、长捕获时间的采样数据为基础。以DSA71254/716004/72004这几款典型的高性能的示波器为例，可以提供全部四条通道上每通道200M记录长度，并且可以在任何采样率最高达50GS/S下工作，完全符合最新的如PCI-Express2.0 5Gb/s测试规范里的至少一次捕获1M UI进行眼图分析的要求。串行数据分析中的另一个重要问题是：应该使用什么时钟作为眼图、抖动分析等的参考信号？由于测试串行数据的目的是得到“以接收端的眼光看到的该信号的质量”，所以以接收端的时钟恢复方法获得参考时钟是串行信号分析是否准确的一个关键点。DPOJET使用软件算法进行时钟恢复，可以灵活方便地设置各种参数，并且支持包括一阶锁相环和二阶锁相环在内的多种时钟恢复方式。因此可以支持当前业界广泛应用的各种串行数据，同时支持对各种串行数据CDR设置符合标准的带宽或者任意带宽。内含符合标准的分析模块包括PCI-Express，FB-DIMM，InfiniBand，SATA/SAS，GBE，XAUI，Fiber Channel等。对于未来的串行数据标准也可以通过设置用户自定义软件时钟恢复进行眼图分析。 DPOJET软件里还集成了泰克实时示波器抖动分析软件TDSJIT3的核心抖动分析算法。值得一提的是，泰克DPOJET软件内含的的抖动算法提供了抖动频谱图，可以对各个抖动根源作清晰的区分和量化分析，帮助设计者和调试者快速找到问题的根源，如图7所示。

; b7 b9 k/ F( k" w图7：时间间隔误差频谱图。
如果进行眼图或者抖动分析，选择Configure可以对串行数据进行配置，包括被测信号源(Source)，参考电平(Ref Levels)，时钟恢复(Clock Recovery)，抖动(Jitter)等各参数进行配置。本文主要针对时钟恢复(Clock Recovery)作重点介绍。图8是时钟恢复的配置界面。
8 K, m+ Q# P* E+ p3 d2 g
图8：串行数据PLL带宽标准配置示意图。
在Clock Recovery Method下拉菜单下可以选择标准PLL带宽，然后在右下边对应标准下即“Standard：b/s”选择对应的标准。也可以选择用户自定义带宽，点击PLL-Custom BW输入框，然后可以输入任意的PLL带宽，从而实现任意PLL带宽的时钟恢复功能。另外也可以选择PLL Model为Type I或Type II，即选择一阶或者二阶锁相环。

& F# s8 E( N' T! N& _图9：DPOJET自定义PLL带宽示意图。
不同PLL带宽对眼图测试结果的影响 下面以一个GBE实测结果为例，介绍设置不同PLL带宽产生的眼图测试差异。首先将PLL带宽按照标准设为635kHz，得到的眼图如图10。可以看到眼图已经完全模糊，显示抖动很大。
2 ^2 `5 F Q {5 w9 W5 C# P, ]& M
图10：PLL BW=635kHz，标准带宽设置得到的眼图。
如果将PLL设为1500kHz，得到的眼图如图11，可以看到PLL带宽提高到1500kHz后，传递出去的抖动减小，得到的眼图相对清晰许多，水平方向眼睛已经能基本张开。

' D$ T7 m" }$ z# c+ p图11：PLL BW=1500kHz时的眼图。
littlemmx (2008-12-29 22:30:51)如果将PLL带宽设为5000kHz得到眼图如图12所示。由于PLL带宽进一步增大，传递出去的抖动减小，因此可以看到在PLL带宽为5000kHz时眼图已经完全张开。
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图12：PLL BW=5000kHz得到的眼图。
在得到不同PLL带宽下眼图结果差异后，利用抖动分析功能对数据的TIE Jitter(时间间隔误差抖动)进行分析，得到TIE抖动频谱如图11所示。可以看见数据的TIE抖动基本在5MHz以下，其中在719kHz频点上有一峰值高达57ps的抖动，在1383kHz频点上有一峰值达14ps的抖动。当PLL带宽设为635kHz时，CDR恢复出的时钟是不包含这两个抖动分量的，因此完全传递出去，眼图水平方向呈现关闭状态。而将PLL带宽设为1500kHz时，此719kHz抖动和1383kHz抖动被跟随，眼图张开效果明显变好。在PLL带宽设为5000kHz后，CDR恢复出的时钟包含的抖动分量将大大增加，系统传递出去的抖动大大减少，眼图也呈现明显的张开。
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图13：TIE抖动频谱图。
以上分别介绍了设置PLL带宽为符合标准的635kHz以及用户自定义的1500kHz和5000kHz三种情况下得到的眼图。哪一种才是与实际系统的情况相吻合呢？答案显然是符合标准的635kHz带宽。因为在实际的系统中，接收端亦即芯片内部硬件时钟恢复电路的带宽是标准的635kHz带宽。所以真实系统在运行时是不能跟随上面的抖动频谱图中719kHz和1383kHz的抖动分量的，否则会出现比较严重的误码。

4.结论

本文对PLL带宽对高速串行数据眼图测试结果的影响，进行了深入的分析。通过上文实际的例子，我们可以看出不同的PLL带宽，对串行眼图测试结果有非常大的差异。因此，作为从事高速串行数据设计和测试的用户而言：在进行产品标准的一致性设计测试时，应尽可能遵循相应的标准进行PLL带宽的设置，以便得到和系统实际运行相一致的结果（如PCIExpress 规范中对PLL带宽要求）；在进行产品调试时，可以根据产品工作情况的不同，在相应的测试方案中选择不同的PLL带宽、不同PLL模型和不同参数的设置，从而在多个角度来验证、调试和一致性测试产品系统，提高系统质量和缩短产品上市周期。如需更多信息，请参见泰克高速串行数据解决方案网页：http://www2.tek.com/cnweb/Measurement/applications/serial_data_apps.html

Reference:

1.Clock Recovery in Serial-Data Systems,Ransom Stephens, Ph.D.

2.An introduction to clock recovery,Critical Aspects in Test and Measurements in High-speed Serial Designs. Tektronix, App note.

3.PCI Express™ Base Specification Revision 1.1

4.PCI Express® Base Specification Revision 2.0

5.RT-Eye Datasheet..

6.TDSJit3 Datasheet

7.MJSQ,ANSI,T11.2

8.Analyzing Jitter Using a Spectrum Approach.

黑狼传说 · 发表于 2010-5-14 16:09

幸亏还有中文

hoto123456 · 发表于 2010-5-14 17:34

careywang · 发表于 2010-5-18 10:34

经典

stupid · 发表于 2010-5-18 14:10

大家能不能谈谈实际项目中遇到的抖动问题。

fedorayang · 发表于 2010-5-23 14:47

这个是我非常需要的

stupid · 发表于 2010-5-26 12:00

本帖最后由 stupid 于 2010-5-27 11:36 编辑

示波器带宽影响抖动测量

示波器会给测量带来额外的抖动，从而导致意外的设计改变。Inphi公司的Ziad Matni就做了一个这样的实验。当用50GHz采样示波器在50Gbps数据流中测试50Gbps的flip-flop时会导致失真的波形。当测试45Gbps的信号时，Matni发现50GGHz示波器所产生眼图的抖动（975fs rms）要比65GHz示波器（623fs rms）大的多。

甚至对于20Gbps的信号，示波器带宽也是有区别的，尽管区别不明显。50GHz示波器呈现的抖动为426fs，而65GHz示波器为388fs。

差分和单端传输线同样会影响抖动。多数设计采用差分信号，因为差分比单端更稳健，但是差分信号要求匹配的传输线，否则就会带来抖动。比如，信号线对相差1/4英寸，这会引起40Gbps信号1UI（25ps)的失配.

65GHz采样示波器量测45Gbps信号比低带宽示波器（50GHz）体现出更小的抖动。

简介

当通信电路运行在10，25，50Gbps或更高速率上时，而系统集成度又越来越高，正确的测试成为显著挑战。

高速电路的输出波形，是数据眼图或正弦波，直观体现了电路性能。输出眼图良好和输出信号完整性是电路性能的底线。半导体设计，封装设计，PCB设计，测试界面，测试设备设计，所有这一切都成为工程师最终在示波器或其他测量设备上“查看”的关键因素。从信号抖动到信号幅度变化、噪声幅度、下冲/过冲的任何事都被上述考虑所影响。

该文就研究影响高速电路输出测量读数的条件，包括采样头的选择，当然也有取决于数据格式选择的区别，比如单端或差分。

数据眼图的解剖

理想的眼图

数据眼图是数字信号的呈现，典型在示波器中测量。1和0在一个位元周期中叠加。理想的数据眼图如图1所示：从高到低数据状态的光滑过渡真实体现了“高”“低”电平。事实上，数据眼图会被边沿抖动，电压轨噪声（图2所示），欠阻尼，过阻尼（图3所示）和其他失真（比如，阻抗失配或信号长的返回路径）所污染。这些情况会造成数据眼图的劣化，通过增加了信噪比，增加了相噪和使得数据眼图看起来更加“闭合”。

相位和幅度噪声

过冲和欠冲响应

这些高速数据眼图的不良特征可以追溯到以下任何或全部根源。
a) 本来的信号噪声
b) 芯片本身的半导体材料
c) 芯片上的电路设计
d) 芯片封装
e) 电源和地连接
f) PCB材料
g) PCB设计任何失配的线阻抗，传输线带宽限制，未知的线耦合等
h) PCB上数据链路的任何器件：AC耦合电容，终端电阻，DC偏置电感等
i) PCB上的DC电源旁路网络（通常决定了信号的返回路径）
j) PCB上的连接器（以及任何适配器）和他们的带宽限制
k) 连接PCB和测试设备（带宽有限，会带来确定性抖动）的同轴电缆
i) 数字采样头，在数字示波器中，包含了触发信号上的任何噪声

许多次，尽管半导体电路，封装和PCB经过最佳设计，但观察到的信号仍然有很大的噪声。这就是为什么必须在使用连接器，电缆，尤其是采样头带宽上做出正确选择的原因，为了保证对高速数字信号最干净的观察。此外，另外一个必须的考虑是，运行和观察高速信号时，到底是使用差分还是单端。

数据眼图展示了低带宽响应

典型的测试装置，可能对待测信号造成影响的噪声源

数据格式

差分信号的2个通道携有相同的噪声

使用差分还是单端数据格式都有正方两方面的原因。任何信号，S(t)，都可描述成“纯净的”信号加上环境噪声。如果信号以差分存在，理想的，环境噪声被消除。这是因为差分信号的2个分量带有一样的噪声信号。

通过设计，差分信号通常对于电源噪声和串扰信号具有更好的稳健性。对电磁干扰或者射频干扰有更好的抵抗性而且不易受地弹干扰。

然而，对于数据路径差分信号要求相位匹配的传输线。多数PCB材料和同轴电缆的传播延迟为100～125ps/inch。对应于40Gbps信号位元时间（25ps，或者同轴电缆长度的差别为大约 1/4英寸），准确匹配差分信号2个分量的线长成为首要的考虑。

单端信号具有路由简单的明显优势：不需考虑传输线长度匹配。然而，单端信号对噪声的免疫力却差。

为了更好的信号完整性和更好的噪声免疫，差分信号被优先选用。更好的信号完整性意味着在终端的较干净数据眼图。更好的噪声免疫同样意味着更稳健的数据恢复和更灵活的PCB设计。

测试设备的选择

数字采样示波器，今天多数供应商提供杰出的选择。关键是理解采样输入带宽如何影响待测信号。图7展示了用相同设置端接的同样信号用不同数字采样头（在同一个示波器主机中）：一个具有50GHz带宽，而另一个具有63GHz带宽。信号是从Inphi 50700DF,50Gbps D-Flip Flop电路发出的45Gbps PRBS31码型。

45Gbps的信号分别用63GHz（上）和50GHz（下）的采样头观察

较高带宽采样头上看到的信号展示了具有较低抖动特征的眼图(测得的抖动有效值是623fs vs 975fs)，较低的信噪比（测得的S/N是 11.72 vs 14.17）和较高的信号幅度（测得的幅度峰峰值是524mV vs 487mV）。

甚至较低频的信号用不同带宽的采样头测试也有区别。图8显示了用相同方式端接的相同在先前使用的2个不同采样头下的表现。信号是从Inphi 25700DF，25Gbps D-Flip Flop电路发出的20Gbps PRBS31码型。

20Gbps的信号分别用63GHz（上）和50GHz（下）的采样头观察

尽管没有之前45Gbps信号那么明显，但20Gbps信号在较高带宽采样头仍然显示了具有较小抖动特征的轻微区别（测得的抖动有效值是388fs vs 426fs），提高的信噪比（具有更好的电压轨稳定性）。

结论

许多可能的噪声源和失配引起波形失真，使得原本良好的眼图变坏。当处理数百兆 bps的速率，直到数 Gbps，这些源的影响很小。但一旦数据速率突破20Gbps，这些源将带来显著的影响。良好的测量不仅需要选择可靠的电路和PCB设计，最重要的，还有数据格式和测试设备。

参考

1. Johnson, Howard & Martin Graham, “High-Speed Digital Design: A Handbook of Black Magic”, Prentice Hall PTR, 19930 i" _. H1 O0 C8 c1 u+ B
2. Inphi Corporation, “50700DF Application Note, Version 1.5”, April 2003% F' @7 O$ A' D- p
3. Inphi Corporation, “HSL IO Application Note, Version 1.0”, May 2003

Ziad A. Matni is the Applications Engineering Manager at Inphi Corporation. He can be reached via e-mail at zmatni@inphi-corp.com.

chenzy1985 · 发表于 2010-5-29 12:34

太复杂啦

candy-ice · 发表于 2010-6-26 16:13

不错

ailian1000 · 发表于 2010-6-30 21:59

图文并茂,强悍的介绍

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