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如何设计符合要求的间距——Allegro17.2避免串扰新功能实例分析

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发表于 2020-2-23 15:59 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 mtjbyd2 于 2020-2-23 15:57 编辑 0 d; [: U6 n, G' |( n" b

8 h! V( b6 v3 Z$ a2 `. Z
" l. y: Q% ~; {, z; @2 y

& q% ?% I1 P; `4 u, E. C4 p. n

“X工,麻烦你把这组数据线的间距调大一些,我担心串扰会比较大”

“间距我已经按照3H处理了而且布线空间也没办法调整了”

“这个DDR4是要跑2400M的,麻烦您调整一个合适的间距,尽量不要出问题”

7 f& g$ H  S% S' t7 O2 y* c

        但是怎样才是合适的符合设计要求的间距,在layout工程师眼里一直都是一个玄学的命题,只能放飞想象的翅膀,而不是一个可以用数字量化的结果。就好像串扰,也是一个抽象的世界,所以每每遇到这种问题,大家就只能佛系一点啦。

        对于串扰,我们可能了解是怎么产生的,以及变化的趋势,但实际上,在遇到间距太近没有空间调整,或者双带线层叠的时候,我们能做的就是尽量拉开间距,却没有太直观的办法评估多大的间距会是比较符合要求的。在没有测试参数,没有仿真结果的情况下,是不是只能靠拍脑袋了呢?此时,allegro17.2中的功能——线间耦合串扰分析“duang”就适时出场。这个功能可以帮layout工程师去衡量间距和串扰之间的平衡(编者注:即评估间距对串扰的影响),用具体的参数告诉大家,怎样的间距才是符合设计要求的。还是一样用一个例子来说明新功能的实用性。

        如下图所示DDR3信号,工作频率为1600Mbps,按照客户要求设置了比较严格的等长要求±5mil,由于空间的影响,部分地方间距压缩到5mil才能完成时序等长,这个间距和我们平时的设计规范是违背的(编者注:即平时的设计规范是超要求的),这种时候就需要准确的数据,用严谨的态度去说服客户修改等长要求,下面我们用线间耦合串扰分析去看一下5mil的间距对于信号的影响大不大。

        

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    13#
    发表于 2020-5-21 21:43 | 只看该作者
    学习一下

    “来自电巢APP”

  • TA的每日心情

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    还有这功能,学习学习

    该用户从未签到

    15#
    发表于 2020-7-6 16:30 | 只看该作者
    看看学习一下
    : F6 z+ s# h: N& Y  r
  • TA的每日心情
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    [LV.7]常住居民III

    17#
    发表于 2020-8-1 23:57 | 只看该作者
    值得一看,好好学习  q! g& i0 U, A) R/ b
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