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本帖最后由 xuezhile 于 2009-11-26 11:09 编辑
# O' u4 }. C2 N, y
7 n! i$ ]( p- R- q Y谷歌，百度了很久，还是没有找到解决的办法，7 l4 p2 |$ Q' z
恳请各位DX帮忙分析一下，非常感谢，
+ Y, K: P! K& u& ]; T% K( D) i4 p$ [- i+ k6 s
软件名称：pads 2007 —PADS LAYOUT
4 [: d" X# d6 m( O3 T4 s* u具体问题如下，我的板子是六层的,一TOP LAYER, 二GROUND LAYER,三INNER LAYER1 3 j& l1 ]5 `* k9 a1 ?- ^
四INNER LAYER2,五POWER LAYER ,六BOTTOM LAYER
( c# s9 m w2 }* X
" p9 j& X" R* r, h7 Z$ o% H! D2 \3 k B其中 POWER LAYER 用的是Plane Type 为 no Plane , 采用，在电源层，将多种电源进行分割的方式。7 ?: R X4 j% c9 G- @8 T! w
, P$ S& C ~( @7 R# J. I
现在出现的问题是，我通过过孔(via通孔)与电源层连接，例如：我用过孔将电源层 VCC1V8的电源引出来，连接到芯片或电阻电容的引脚上，
1 L& s8 ?2 j" `+ h5 h
+ Q- O9 Q7 F+ `/ t& Q在进行Verify Design 的 connectivity 检查时，提示VCC1V8 有很多没连上。- q+ W5 V6 o1 J/ w- }( ]; y
$ U g0 | w5 r" P8 b( a现在有一点不明白的是，过孔都是连接到同一电源层net上，为什么会提示错误呢~9 f8 Y2 |3 y! ]; h. r5 V
恳请指教，多谢
, r3 l2 [- H- p9 c" C文件见附件
) P2 ~0 b: @% s3 k6 r附：出错报告
5 V. y x; `. n5 W4 k/ ]CONTINUITY ERRORS REPORT -- hello.pcb -- Wed Nov 25 16:55:52 2009
# P6 K) {: G1 H p) F$ Y; }' X3 {$ K( U j
Isolated subnets for: VCC1V8
9 m, H5 p! R' o9 \. z/ T*** subnet # 1& M" a G4 Y6 R6 {9 y% O" m) a( [; ]4 g
C138.1 VIA(5622.72,-4063.94 L1): i$ B! u1 t$ U: [
*** subnet # 2$ h0 O7 n! `4 g$ M6 J! C3 K" L4 p
C81.1 VIA(6002.4,-2068.94 L1)
6 _* B2 X7 U4 j2 w! R$ K @1 q。。。。。。
' v1 [. l1 R2 R" f' Q6 F9 f
; b5 i# x3 r$ |2 q( a** subnet # 212 A2 I( b( k, j {$ j4 E, S$ k
COPPER(5803.5,-3606.5 L1) HATCH OUTLINE(6712.5,-3216.25 L5) R47.1 VIA(6275,-4075 L1)。。。。。。 |
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发表于 2009-11-25 20:48
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