问一个关于从Capture生成Allegro的网表的问题

kxw102

如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
$ J( |. H+ `; q0 @$ Y" zPossible pin type conflict
OutN Output Port Connected to Power
1 I" \3 q) z' V/ k$ E
2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
# l2 M; f5 G/ Y2 u: Q
; ?; M7 ]- T6 x: s. Y/ L5 S( u



, T: |4 d: L" Q5 I: K


顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
# f4 q* @# R5 v# ^1 [我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？