8层PCB分层问题和翘曲度

rurucc

板子是高速连接板，只有插件，没有任何阻容，走的是SDI上G的信号。电流在40A左右。现在分层和硬件工程师产生分歧；建议我第二层和第三层对调。意见不一致。板厂说这样的分层容易产生翘曲，不知道怎么分了。

DING

那就对调可以了，不要打起来了

rurucc

DING 发表于 2019-7-10 11:24
那就对调可以了，不要打起来了

9 ^( O( V9 T, h但是顶层只有插件   没有芯片阻容类的，，，，其它层的高速信号线以地平面为准才好吧。更何况电流在40A，这样大的电流，做参考平面不合适吧。。。。。。。我需要的是关于分层的意见，，，。

Rock_Lee

这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

rurucc

Rock_Lee 发表于 2019-7-10 11:34
* K: ]: Q* k$ M. d这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

+ a: N/ a( q* }% m8 T3 ]! V- N+ t4 5 7层都是高速SDI信号。。顶底层各有一组（4对）
8 p$ d) E$ z/ B/ V, U( x4 ?7 P* \9 ]

Rock_Lee

rurucc 发表于 2019-7-10 11:39
; _& H- m* L! w2 |' ]9 C: W6 ?4 5 7层都是高速SDI信号。。顶底层各有一组（4对）

, I) H1 Z  N" L4 ]我觉得高速层走太多了。如果走线和厚度允许的话，可以这种叠层TOP GND SIG GND SIG/PWR GND SIG BOTTOM

本无名

这叠层确实不理想，建议八层板，4个信号层4个电源地层,目测应该能走开。
9 h. H, F; u1 |) B3 A" S- qT/G/S/P/G/S/G/B

宝剑_TSnJC

你层叠设计有问题的，高速信号不建议参考POW层，这样设计层叠的话， 40A的电流，PI和SI都有问题，建议T/G/S/P/G/S/G/B

宝剑_TSnJC

高速信号建议全部走内层，表层不要有告诉走线

ylkj123456

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王小拧

sdi几个g？最多也就1G吧。板厚多少?阻抗要求？这些都是需要考虑的，不是单纯的23层是否兑换的问题。生产来说对称度越高越好，而对于信号来说是距离地平面越近越好，发个层叠来看看

rurucc

王小拧 发表于 2019-7-10 22:29
9 Z  t+ b# c/ g# b3 [* gsdi几个g？最多也就1G吧。板厚多少?阻抗要求？这些都是需要考虑的，不是单纯的23层是否兑换的问题。生产来 ...

至少3个G，板层结合报价，确定就用这个做试验板，先看看。

王开鑫55

Rock_Lee 发表于 2019-7-10 11:34
这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

2 V% z4 W6 c$ p6 f( [7 |% v, S+ [你好，问一下，怎么看出来PP不对称的
' F- j3 ]2 x( z/ U

Alleger

王开鑫55 发表于 2019-7-11 11:55
6 o* v0 G. |# d0 t" X3 F你好，问一下，怎么看出来PP不对称的

2 e! G/ r+ ^& a) W通常信号层s和s对称，电源层p和p对称，1/8，2/7，3/6，4/5，建议内层残铜率差值<30%,外层<15%，残铜率差值与生产上翘曲可能性成正比。

王开鑫55

Alleger 发表于 2019-7-17 16:02
% y, l" }0 f. r9 O7 a通常信号层s和s对称，电源层p和p对称，1/8，2/7，3/6，4/5，建议内层残铜率差值

  j) x3 y, c  U# C他的这个都对称，除了2s与7P不对称，所以整个不对称？
* \! D# c) Z: Q& S