8层PCB分层问题和翘曲度

rurucc

板子是高速连接板，只有插件，没有任何阻容，走的是SDI上G的信号。电流在40A左右。现在分层和硬件工程师产生分歧；建议我第二层和第三层对调。意见不一致。板厂说这样的分层容易产生翘曲，不知道怎么分了。
3 N& O  k  v# c) z* G) r

DING

那就对调可以了，不要打起来了

rurucc

DING 发表于 2019-7-10 11:24
# q! A; w7 f& J/ K+ I1 ~4 p那就对调可以了，不要打起来了

  m' T" e" E; c! U; v. G7 _) d但是顶层只有插件   没有芯片阻容类的，，，，其它层的高速信号线以地平面为准才好吧。更何况电流在40A，这样大的电流，做参考平面不合适吧。。。。。。。我需要的是关于分层的意见，，，。
' j- d+ J3 [. r/ e0 d

Rock_Lee

这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

rurucc

Rock_Lee 发表于 2019-7-10 11:34
: \: Y3 R! u" i9 V2 C这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

' f! K- d. E& R- J( u* S, v. S4 5 7层都是高速SDI信号。。顶底层各有一组（4对）
- a" f, [4 E' |4 x  ?: H0 D6 l

Rock_Lee

rurucc 发表于 2019-7-10 11:39
& U( f$ ^2 y* e; V$ j+ L3 q+ n+ a4 5 7层都是高速SDI信号。。顶底层各有一组（4对）

, p) X3 e- @9 ]7 u我觉得高速层走太多了。如果走线和厚度允许的话，可以这种叠层TOP GND SIG GND SIG/PWR GND SIG BOTTOM
. _! I3 l4 ?/ ]' v. s

本无名

这叠层确实不理想，建议八层板，4个信号层4个电源地层,目测应该能走开。
T/G/S/P/G/S/G/B

宝剑_TSnJC

你层叠设计有问题的，高速信号不建议参考POW层，这样设计层叠的话， 40A的电流，PI和SI都有问题，建议T/G/S/P/G/S/G/B

宝剑_TSnJC

高速信号建议全部走内层，表层不要有告诉走线

ylkj123456

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王小拧

sdi几个g？最多也就1G吧。板厚多少?阻抗要求？这些都是需要考虑的，不是单纯的23层是否兑换的问题。生产来说对称度越高越好，而对于信号来说是距离地平面越近越好，发个层叠来看看

rurucc

王小拧 发表于 2019-7-10 22:29
2 S2 f6 P! p3 ^& r0 p8 ?5 @+ Z* _sdi几个g？最多也就1G吧。板厚多少?阻抗要求？这些都是需要考虑的，不是单纯的23层是否兑换的问题。生产来 ...

: C' w& s. L8 ?( U; K9 ?. I至少3个G，板层结合报价，确定就用这个做试验板，先看看。

王开鑫55

Rock_Lee 发表于 2019-7-10 11:34
+ B! k" Q7 @2 \# f. {2 b; l1 ?这个叠层哪层走HSIG呢？可能板厂认为当前叠层结构不能做到PP对称，所以容易产生翘曲。

你好，问一下，怎么看出来PP不对称的
7 N2 u5 g; r# a: f

Alleger

王开鑫55 发表于 2019-7-11 11:55
% q1 k# }3 r! r! H: x( X你好，问一下，怎么看出来PP不对称的

4 }. A; ~+ a) ~% H: e通常信号层s和s对称，电源层p和p对称，1/8，2/7，3/6，4/5，建议内层残铜率差值<30%,外层<15%，残铜率差值与生产上翘曲可能性成正比。
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王开鑫55

Alleger 发表于 2019-7-17 16:02
通常信号层s和s对称，电源层p和p对称，1/8，2/7，3/6，4/5，建议内层残铜率差值

他的这个都对称，除了2s与7P不对称，所以整个不对称？
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