求大神指教一下DDR4 UDIMM走线规则，要取舍哪一个比较合适？

StefanWei

下图一是Inter的guideline建议，建议一层走完的channelA的走线，但是由于上下空间比较拥挤，没有空间调整线距之间能达到3W
" P3 J2 O0 e" P( g; G  \: \
4 ?- V! ^9 k7 F" @图二是实际走线，想把一部分的线移动到第三层走线（即图二粉色的线：一部分CAM和4组DATA），这样就可以达到线距在3W
' q, I8 F3 _( f5 k
9 a3 C$ R9 ~& G9 n* F0 ^请大神帮忙看一下，是调整到同一层好点，还是不在同一层而线距能达到3W好点？感谢！
* @- O- N/ G9 ]$ a* Z
# |* ^4 h- r' |) D* w- p8 k
/ m  G$ h* x8 p1 O% I

9 c1 h$ q( Y5 S

we167527

大神~坐的高手回答！
# R; H$ m% o& ?, D( t1 g) _+ x不过我觉得还是符合3W规则好点~可以减少串扰。

lawliet0906

頂一個, 等大神回應~

dzkcool

建议放到不同层去。
4 R4 G/ ?" ]% R3 y1、从信号质量来说，最好是放到不同层去，并拉开线距，降低串扰。
2、放到不同层去更容易达到Intel Guideline中有关于各组线长度的要求。
+ {& C/ L' [+ I' d0 c' [# d) Z) O$ q3、要注意保证放到不同层后，它们的参考层符合Intel Guideline要求。
如果有条件的话，最好做一下仿真或请Intel验证一下。

chencang

等长同层是关键。不同层要最好层结构要相同。

dqwuf2008

学习

dqwuf2008

学习了

haitun020420

学习

t123654

学习学习

miller678

学习

zhangxiang0270

放在同层好，因为表层和内层速度会有差异，信号通过同样长度的表层和内层走线所花费的时间不一样，Inter有的要求严的平台内层走线的长度是实际走线长度X一个系数

zhangxiang0270

还有Inter的DDR间距有好多间距不是3W的，要按芯片资料要求来。

anguchou