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本帖最后由 Vincent.M 于 2009-3-27 14:40 编辑 $ G' h( ?* V( s0 I% v7 g' W
在通过电源和地路径的电流发生变化时,在电源路径和地路径的阻抗上将产生一个压降。这个压降就意味供给芯片的电压减小,可以看着是电源与地之间的电压减小或塌陷。
* S2 C. D, F5 Z但是怎么样能够减小这个噪声,难道就只有使电源路 ...% U$ g- d4 e: r& C% E, B0 c
even_zhou 发表于 2009-3-26 10:00 ![]() ( g$ {: O) H) v8 [: D
这个问题不好回答,最好有实际经验,根据情况来逐个分析并提出解决方案,我的经验也很少,以下是我个人的总结!
Z& I- s X1 M8 [7 O增加旁路及去耦电容:
+ N% S+ F0 `7 Z1、不同等级的电容稳压:Bulk电容为存在大量慢充放电电压的区域稳压,小电容提供少量快充放电区域的稳压2 M( v5 ^5 ?; j9 ^
2、不同电容值的去耦电容:低频去耦、低ESL的高频去耦电容。去耦电容要紧靠IC与电源层及地层的连接部位。# @0 c- j* C# L4 T) d. H+ Y: i4 G
2 k' o, C: p) ~
过孔:
# E7 t7 S' D$ e$ l# k1、尽可能的少用过孔) R2 [) _$ @4 ^7 a
2、如果必须用过孔,在过孔反焊盘不产生内电层开缝的情况下,过孔之间要紧挨着,以增加过孔间互感,从而减小电流回路总感抗& V* D0 I& I, j, T1 X. T: E8 v
( E3 Z0 M- Z2 b0 u$ I
电源和地层的分布:7 b) F7 n7 K7 `0 W
1、以增加层间固有电容的原则设计层叠方案,即产生低频去耦作用# u0 k: v+ T) E$ y
2、减小层间谐振阻抗:减小层间距、增大ER、增大介质损耗
5 ~9 e1 N s; L0 o# D: L" m/ H7 x( {. x# r
IC:
* V8 D d3 i, g9 w% |1、选用低自感的ic封装
* L7 [9 k7 c# u9 X% R2 k2、少用IC插座
! u- \! R6 |2 z6 |2 z* |* l3、选用多电源管脚的IC |
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