请教一个vhdl小程序的问题

chenxfei

程序一：
2 M) e7 \# q1 B( i" s' kentity latch is
; G# @1 ^* Q0 [6 z- y    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
           Q : out  STD_LOGIC);
5 [5 c- q; Q, r4 t7 u$ ~9 t( Zend latch;
architecture Behavioral of latch is
  SIGNAL sig_save :STD_LOGIC;
    begin
    PROCESS(D,ENA)
     begin
( H$ m7 }4 O5 q9 O7 i     IF(ENA='1') THEN
      SIG_SAVE<=d;
4 m8 K. V9 C, y# F4 _9 T) ]9 C    END IF;   
     Q<=SIG_SAVE;
   
3 C. W; K. b2 J: t   END PROCESS;

end Behavioral;
; W: b6 J, {  Z9 I. C4 j6 H程序二：
* {- X4 S0 _) C# c) N4 kentity latch is
    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
           Q : out  STD_LOGIC);
end latch;
architecture Behavioral of latch is
  －－SIGNAL sig_save :STD_LOGIC;
    begin
    PROCESS(D,ENA)
     begin
     IF(ENA='1') THEN
# E, P$ l+ h6 V. |# z* m　　　Ｑ<=D;
8 h) K6 ]* O6 ]9 B1 ^% D- y! I    －－  SIG_SAVE<=d;
    END IF;   
     －－Q<=SIG_SAVE;
7 e" V4 b" N6 j& ]$ a   
   END PROCESS;
  ]5 Q' O! s/ _& }" T" c2 G) [# h
end Behavioral;
4 o  o5 ^$ R8 B6 h, W两个程序变动很少，第一个程序，Ｑ与Ｄ的前一个状态一致，即锁存Ｄ的前一个状态，而程序二Ｑ与Ｄ的当前值一致，为什么？？

kellerman

你肯定第一个程序是Q与D的前一个状态一致而不是与当前状态一致吗？

flyingwxj

我对 VHDL 不是很熟。
' `/ ?# g! e, o6 X  s/ H$ `5 Z在程序一中：
如果 PROCESS 里面是顺序执行的话，Ｑ就会与Ｄ的前一个状态一致；而如果是并行执行的话 Ｑ就会与Ｄ的当前值一致。
程序二没什么好说的。

marshal_li

信号有延时的